專利名稱：具有累積寫入特征的存儲(chǔ)方法、存儲(chǔ)器和存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于電子設(shè)備中數(shù)據(jù)存儲(chǔ)方法及相應(yīng)的存儲(chǔ)器和存儲(chǔ)系統(tǒng)。
背景技術(shù)：
動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)，快閃存儲(chǔ)器(Flash)等不同類型的存儲(chǔ)器已經(jīng)應(yīng)用于幾乎所有現(xiàn)代電子設(shè)備(計(jì)算機(jī)、手機(jī)、路由器、機(jī)頂盒、打印機(jī)、全球定位系統(tǒng)(GPQ等等)中。這些存儲(chǔ)器可用來(lái)存儲(chǔ)及檢索二進(jìn)制數(shù)字?jǐn)?shù)據(jù)，并通過(guò)自身系統(tǒng)不同部分(如中央處理器(CPU))對(duì)這些數(shù)據(jù)進(jìn)行處理。對(duì)于存儲(chǔ)器的寫入來(lái)說(shuō)，存儲(chǔ)器會(huì)給出地址及寫入指令。在給出寫入指令的同時(shí)或之后，將會(huì)給出數(shù)據(jù)，這些數(shù)據(jù)將會(huì)隨之寫入被選地址的存儲(chǔ)單元(根據(jù)所用存儲(chǔ)設(shè)備的類型，會(huì)以單個(gè)周期形式在單引腳或并行多引腳上傳送數(shù)據(jù)；或以多個(gè)周期中的脈沖串的形式傳送數(shù)據(jù))。寫入指令將會(huì)無(wú)條件地覆蓋之前存儲(chǔ)于相同地址內(nèi)的數(shù)據(jù)。對(duì)于存儲(chǔ)器的讀出來(lái)說(shuō)，地址及讀出指令會(huì)提供給存儲(chǔ)器。在特定延時(shí)后(檢索數(shù)據(jù)所需的時(shí)間)，存儲(chǔ)器將會(huì)輸出數(shù)據(jù)(以單周期或以多個(gè)周期中的脈沖串形式傳送數(shù)據(jù))，并且控制器或CPU將鎖存或處理這些數(shù)據(jù)。存儲(chǔ)器通常會(huì)作為系統(tǒng)的從設(shè)備運(yùn)轉(zhuǎn)。即存儲(chǔ)器執(zhí)行被授予的指令(地址及指令均為單向型，即從控制器/CPU至存儲(chǔ)器)。不同的是，數(shù)據(jù)傳輸線為雙向型，即存儲(chǔ)器可接收數(shù)據(jù)(寫入時(shí))和發(fā)送數(shù)據(jù)(讀取時(shí))。為使系統(tǒng)的總體速度達(dá)到最大化，通過(guò)單個(gè)存儲(chǔ)器/多個(gè)存儲(chǔ)器實(shí)現(xiàn)的數(shù)據(jù)吞吐量是關(guān)鍵因素。只有執(zhí)行寫入指令后，數(shù)據(jù)才可從控制器單向流至存儲(chǔ)器?？刂破鲀?nèi)的先入先出(FIFO)步驟可以減少地址/指令與數(shù)據(jù)之間的延時(shí)/等待期。這樣才有可能通過(guò)數(shù)據(jù)傳輸線連續(xù)輸出數(shù)據(jù)(可能出現(xiàn)最大數(shù)據(jù)速率)。同樣的原理也適用于只包含讀取指令的序列。數(shù)據(jù)從控制器/CPU單向流至存儲(chǔ)器。通過(guò)持續(xù)使用數(shù)據(jù)傳輸線(發(fā)送連續(xù)序列的地址/指令，從而連續(xù)輸出數(shù)據(jù))可再次實(shí)現(xiàn)最大數(shù)據(jù)速率。若指令序列在讀取和寫入之間交替變化，數(shù)據(jù)速率將會(huì)大大降低。出現(xiàn)這種現(xiàn)象是因?yàn)榇藭r(shí)數(shù)據(jù)傳輸線雙向傳輸，每次當(dāng)指令從讀取切換至寫入時(shí)，數(shù)據(jù)傳輸線必須轉(zhuǎn)換方向，反之亦然。比如控制器發(fā)出讀取指令。在特定延時(shí)(讀取延遲)后，數(shù)據(jù)出現(xiàn)在存儲(chǔ)器的數(shù)據(jù)引腳上。數(shù)據(jù)通過(guò)數(shù)據(jù)傳輸線傳送給控制器并被控制器接收。如果此時(shí)下一指令為寫入指令，在控制器安全接收并存儲(chǔ)存儲(chǔ)器先前發(fā)出的數(shù)據(jù)之后，控制器才可將數(shù)據(jù)發(fā)送至存儲(chǔ)器，否則將會(huì)出現(xiàn)數(shù)據(jù)沖突，并且將會(huì)丟失先前發(fā)送的數(shù)據(jù)。一旦控制器允許發(fā)送數(shù)據(jù)，數(shù)據(jù)將通過(guò)數(shù)據(jù)傳輸線從控制器傳送至存儲(chǔ)器，由存儲(chǔ)器接收，并轉(zhuǎn)移和存儲(chǔ)于存儲(chǔ)器內(nèi)被選定的單元。只有完成這一操作才可執(zhí)行下一讀取指令。因此，人們希望通過(guò)使數(shù)據(jù)傳輸線長(zhǎng)期單向傳輸取代控制器/CPU和存儲(chǔ)器之間的數(shù)據(jù)傳輸線從讀取到寫入的切換(反之亦然)，從而降低數(shù)據(jù)傳輸線切換的發(fā)生率。遺憾的是，確定的運(yùn)算/算法需要使用大量數(shù)據(jù)(模式識(shí)別算法、神經(jīng)網(wǎng)絡(luò)、繪圖出錯(cuò)等等)。例如運(yùn)算χ = χ I γ ;(取出數(shù)據(jù)X ；用數(shù)據(jù)Y與X進(jìn)行或運(yùn)算，作為新數(shù)據(jù)X存儲(chǔ))，在系統(tǒng)內(nèi)需要一個(gè)CPU及一個(gè)存儲(chǔ)器，并將執(zhí)行以下序列a) CPU向存儲(chǔ)器發(fā)出讀取指令，從而實(shí)現(xiàn)X數(shù)據(jù)的檢索b)CPU等待讀取指令發(fā)送至存儲(chǔ)器，存儲(chǔ)器解碼并執(zhí)行該指令然后將數(shù)據(jù)輸出至數(shù)據(jù)傳輸線上(讀取延遲)c) CPU檢索數(shù)據(jù)Xd)CPU內(nèi)的運(yùn)算器(ALU)執(zhí)行X|Y運(yùn)算(假定Y存儲(chǔ)于寄存器內(nèi))e)CPU發(fā)出寫入指令，將運(yùn)算結(jié)果(X:=X|Y)寫入到存儲(chǔ)器內(nèi)。f)根據(jù)存儲(chǔ)器類型(如DDR2及DDR3DRAM)，CPU需等寫入指令發(fā)出后，才可發(fā)送數(shù)據(jù)g)存儲(chǔ)器接收通過(guò)數(shù)據(jù)傳輸線由CPU傳送至存儲(chǔ)器的數(shù)據(jù)，這些數(shù)據(jù)將會(huì)在內(nèi)部傳送并存儲(chǔ)至相應(yīng)存儲(chǔ)單元。只有完成所有以上步驟后，存儲(chǔ)器才可讀取下一數(shù)據(jù)。按照DDR3DRAM標(biāo)準(zhǔn)中的執(zhí)行多重讀取及寫入指令時(shí)最小指定計(jì)時(shí)，可以知道a)讀取到讀取連續(xù)數(shù)據(jù)輸出的形式進(jìn)行讀取(數(shù)據(jù)傳輸線能夠100%使用)。b)寫入到寫入也可100%使用數(shù)據(jù)傳輸線。c)讀取到寫入需要小間隔，該裝置為2個(gè)時(shí)鐘周期G個(gè)周期的數(shù)據(jù)，2個(gè)周期的間隔，66%數(shù)據(jù)傳輸線使用率)d)寫入到讀取是DRAM的最差的情況，即只有完全讀取所有存儲(chǔ)器單元內(nèi)的數(shù)據(jù)后，才可執(zhí)行下一讀取。在發(fā)出寫入指令到發(fā)出讀取指令之間需要13個(gè)周期0個(gè)周期的數(shù)據(jù)，9個(gè)周期的間隔，31 %的數(shù)據(jù)傳輸線使用率)。迄今為止解決這一問(wèn)題是通過(guò)隨時(shí)讀寫較大數(shù)據(jù)塊可減少轉(zhuǎn)換次數(shù)。還有一個(gè)辦法是靠增加一個(gè)或幾個(gè)不同級(jí)的中間高速緩沖存儲(chǔ)器來(lái)達(dá)此目的。高速緩沖存儲(chǔ)器是一種可將慢速存儲(chǔ)器中較大數(shù)據(jù)塊讀取/寫入至高速緩存線或緩沖區(qū)的一種快速存儲(chǔ)器，因此，不僅可減少進(jìn)入慢速存儲(chǔ)器的總次數(shù)，而且通過(guò)數(shù)據(jù)塊傳輸可提高數(shù)據(jù)的存取效率。然而，將或運(yùn)算或者與運(yùn)算數(shù)據(jù)存儲(chǔ)于高速緩沖存儲(chǔ)器中時(shí)，雖然較快的緩存存儲(chǔ)器縮短了延遲時(shí)間，但上述方法并不能完全解決前述的一系列問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明目的是提供一種具有累積寫入特征的存儲(chǔ)方法、存儲(chǔ)器及存儲(chǔ)系統(tǒng)，其將或運(yùn)算、與運(yùn)算從CPU/ALU(控制器)轉(zhuǎn)移至存儲(chǔ)器內(nèi)，可減少數(shù)據(jù)傳輸線讀寫轉(zhuǎn)換次數(shù)。本發(fā)明的技術(shù)解決方案是一種具有累積寫入特征的存儲(chǔ)方法，包括以下步驟1在控制器或CPU與存儲(chǔ)器之間設(shè)置標(biāo)準(zhǔn)的指令接口，從而控制器或CPU能夠向存儲(chǔ)器發(fā)出寫入指令、地址指令以及寫入運(yùn)算指令；所述寫入運(yùn)算指令包括“寫入_或”指令和/或“寫入_與”指令；2在存儲(chǔ)器內(nèi)使用指令/地址-譯碼器對(duì)寫入指令、地址指令以及寫入運(yùn)算指令進(jìn)行解碼；3當(dāng)解碼“寫入_或”指令后，接通地址指令相應(yīng)存儲(chǔ)單元的互補(bǔ)數(shù)據(jù)開關(guān)的“寫入_或”數(shù)據(jù)開關(guān)，數(shù)據(jù)傳輸線寫入的數(shù)據(jù)可將交叉耦合反相器內(nèi)的正相數(shù)據(jù)從0切換至 1，但不能從1切換至0 ；當(dāng)解碼“寫入_與”指令后，接通地址指令相應(yīng)存儲(chǔ)單元的互補(bǔ)數(shù)據(jù)開關(guān)的“寫入_與”數(shù)據(jù)開關(guān)，數(shù)據(jù)傳輸線寫入的數(shù)據(jù)可將交叉耦合反相器內(nèi)的正相數(shù)據(jù)從 1切換至0，但不能從0切換至1 ；當(dāng)解碼寫入指令后，接通地址指令相應(yīng)的存儲(chǔ)單元的兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)，數(shù)據(jù)傳輸線寫入的數(shù)據(jù)可將交叉耦合反相器內(nèi)的數(shù)據(jù)雙向切換。上述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。第一種具有累積寫入特征的存儲(chǔ)器，包括接口單元、指令/地址-譯碼器、多個(gè)存儲(chǔ)單元、數(shù)據(jù)傳輸線，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特殊之處是所述接口單元包括寫入運(yùn)算指令接口、寫入指令接口、地址指令接口 ；所述寫入運(yùn)算指令接口包括“寫入_或”指令接口和/或“寫入_與”指令接口 ；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。上述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。第二種具有累積寫入特征的存儲(chǔ)器，包括接口單元、指令/地址-譯碼器、多個(gè)存儲(chǔ)單元、數(shù)據(jù)傳輸線，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特殊之處是所述接口單元包括寫入運(yùn)算指令接口、寫入指令接口、地址指令接口 ；所述寫入運(yùn)算指令接口包括“寫入_或”指令接口和/或“寫入_與”指令接口 ；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。上述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。第一種具有累積寫入特征的存儲(chǔ)系統(tǒng)，包括存儲(chǔ)器控制器或CPU、指令/地址-譯碼器、數(shù)據(jù)傳輸線、多個(gè)緩存器、多個(gè)存儲(chǔ)單元，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括ρ場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特殊之處是所述控制器用于向指令/地址-譯碼器發(fā)出寫入運(yùn)算指令、寫入指令、地址指令；所述寫入運(yùn)算指令包括“寫入_或”指令和/或“寫入_與”指令； 所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。上述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。
第二種具有累積寫入特征的存儲(chǔ)系統(tǒng)，包括存儲(chǔ)器控制器或CPU、指令/地址-譯碼器、數(shù)據(jù)傳輸線、多個(gè)緩存器、多個(gè)存儲(chǔ)單元，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括ρ場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特殊之處是所述控制器用于向指令/地址-譯碼器發(fā)出寫入運(yùn)算指令、寫入指令、地址指令；所述寫入運(yùn)算指令包括“寫入_或”指令和/或“寫入_與”指令； 所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。上述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。本發(fā)明具有以下優(yōu)點(diǎn)a)本發(fā)明可減少CPU/ALU的工作負(fù)荷(負(fù)載)。b)本發(fā)明可連續(xù)將數(shù)據(jù)寫入至存儲(chǔ)器(無(wú)需先讀取)。這意味著無(wú)需執(zhí)行先讀取-等待-寫入-等待-周期，本發(fā)明僅執(zhí)行寫入指令。也就是說(shuō)，之前需兩次進(jìn)入存儲(chǔ)器， 現(xiàn)在只需進(jìn)入存儲(chǔ)器一次即可。c)由于只需執(zhí)行且可連續(xù)執(zhí)行寫入指令，避免了轉(zhuǎn)換延遲。


圖1是現(xiàn)有SRAM的典型電路圖；圖2是本發(fā)明可執(zhí)行“寫入_或”指令的SRAM的電路結(jié)構(gòu)圖；圖3是本發(fā)明可執(zhí)行“寫入_或”指令的SRAM的另一種電路結(jié)構(gòu)圖；圖4是本發(fā)明可執(zhí)行“寫入_與”指令的SRAM的電路結(jié)構(gòu)圖；圖5是本發(fā)明可執(zhí)行“寫入_與”指令的SRAM的另一種電路結(jié)構(gòu)圖；圖6是本發(fā)明可執(zhí)行“寫入_或”指令和“寫入_與”指令的SRAM的電路結(jié)構(gòu)圖；圖7是本發(fā)明可執(zhí)行“寫入_或”指令和“寫入_與”指令的SRAM的另一種電路結(jié)構(gòu)圖；圖8是現(xiàn)有DRAM典型電路圖；圖9是本發(fā)明可執(zhí)行“寫入_或”指令的DRAM的電路結(jié)構(gòu)圖；圖10是本發(fā)明可執(zhí)行“寫入_或”指令的DRAM的另一種電路結(jié)構(gòu)圖；圖11是本發(fā)明可執(zhí)行“寫入_與”指令的DRAM的電路結(jié)構(gòu)圖；圖12是本發(fā)明可執(zhí)行“寫入_與”指令的DRAM的另一種電路結(jié)構(gòu)圖；圖13是本發(fā)明可執(zhí)行“寫入_或”指令和“寫入_與”指令的DRAM的電路結(jié)構(gòu)圖；圖14是本發(fā)明可執(zhí)行“寫入_或”指令和“寫入_與”指令的DRAM的另一種電路結(jié)構(gòu)圖。
具體實(shí)施例方式圖1為帶有兩個(gè)交叉耦合反相器(非門)及兩個(gè)數(shù)據(jù)開關(guān)(晶體管)的典型6晶體管SRAM單元。通過(guò)數(shù)據(jù)開關(guān)，該單元可將正相數(shù)據(jù)和反相數(shù)據(jù)分別連接至正相數(shù)據(jù)傳輸
7線及反相數(shù)據(jù)傳輸線(本圖僅顯示寫入路徑)。若發(fā)出一般寫入指令，存取線路將激活與地址相匹配的SRAM單元。通過(guò)數(shù)據(jù)開關(guān)將數(shù)據(jù)從數(shù)據(jù)傳輸線(傳輸線為多個(gè)單元共用，本圖示中僅有一個(gè)單元)轉(zhuǎn)移至交叉耦合反相器。這將覆蓋并改寫SRAM單元內(nèi)先前存儲(chǔ)的信息。本發(fā)明可執(zhí)行“寫入_或”指令的SRAM單元的電路結(jié)構(gòu)參見圖2和圖3，修改后的指令-譯碼器(即解碼器)可在解碼寫入指令的同時(shí)解碼“寫入_或”指令。與圖1相比， 寫入功能并未改變。區(qū)別點(diǎn)在于，本發(fā)明電路的存取線路被分離開來(lái)。一旦檢測(cè)到“寫入_ 或”指令，并且地址匹配，將僅激活一條存取線路(即圖2中右邊的一條存取線路或者圖3 中的左邊的一條存取線路)。除此之外，因?yàn)镾RAM單元內(nèi)的晶體管均按大小分類，圖2中將交叉耦合反相器P場(chǎng)效應(yīng)晶體管變強(qiáng)(較之于數(shù)據(jù)開關(guān))，n場(chǎng)效應(yīng)晶體管變?nèi)?同樣較之于數(shù)據(jù)開關(guān))。圖3中將交叉耦合反相器ρ場(chǎng)效應(yīng)晶體管變?nèi)?較之于數(shù)據(jù)開關(guān))，n場(chǎng)效應(yīng)晶體管變強(qiáng)(同樣較之于數(shù)據(jù)開關(guān))。晶體管的強(qiáng)弱可以這樣區(qū)分對(duì)于強(qiáng)晶體管，單個(gè)數(shù)據(jù)開關(guān)不能驅(qū)動(dòng)強(qiáng)晶體管且不能改寫存儲(chǔ)單元中的數(shù)據(jù)；對(duì)于弱晶體管，單個(gè)數(shù)據(jù)開關(guān)能夠驅(qū)動(dòng)弱晶體管并能改寫存儲(chǔ)單元中的數(shù)據(jù)。對(duì)于圖2，如果寫入指令在交叉耦合反相器內(nèi)寫入正相數(shù)據(jù)0(0在正相數(shù)據(jù)傳輸線上，1在反相數(shù)據(jù)傳輸線上)，較弱η場(chǎng)效應(yīng)晶體管將保持正相數(shù)據(jù)。若此時(shí)“寫入_或” 指令需要寫入正相數(shù)據(jù)1 (1在正相數(shù)據(jù)傳輸線上，0在反相數(shù)據(jù)傳輸線上)，正相數(shù)據(jù)傳輸線通過(guò)數(shù)據(jù)開關(guān)將驅(qū)動(dòng)較弱η場(chǎng)效應(yīng)晶體管，從而覆蓋正相數(shù)據(jù)0并改寫交叉耦合反相器中的正相數(shù)據(jù)(反相數(shù)據(jù)也同時(shí)被改變)。但若正相數(shù)據(jù)1已經(jīng)存儲(chǔ)在交叉耦合反相器內(nèi)，較強(qiáng)ρ場(chǎng)效應(yīng)晶體管將保持正相數(shù)據(jù)數(shù)據(jù)。如果此時(shí)“寫入_或”指令需要在單元內(nèi)寫入正相數(shù)據(jù)0(0在正相數(shù)據(jù)傳輸線上，1在反相數(shù)據(jù)傳輸線上)，正相數(shù)據(jù)傳輸線上的數(shù)據(jù)0通過(guò)數(shù)據(jù)開關(guān)驅(qū)動(dòng)較強(qiáng)P場(chǎng)效應(yīng)晶體管，但不會(huì)改寫交叉耦合反相器中的正相數(shù)據(jù)。因此，正相數(shù)據(jù)1仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi)。對(duì)于圖3，如果寫入指令在交叉耦合反相器內(nèi)寫入反相數(shù)據(jù)1(0在正相數(shù)據(jù)傳輸線上，1在反相數(shù)據(jù)傳輸線上)，較弱P場(chǎng)效應(yīng)晶體管將保持反相數(shù)據(jù)。若此時(shí)“寫入_或” 指令需要寫入反相數(shù)據(jù)0(1在正相數(shù)據(jù)傳輸線上，0在反相數(shù)據(jù)傳輸線上)，反相數(shù)據(jù)傳輸線通過(guò)數(shù)據(jù)開關(guān)將驅(qū)動(dòng)較弱P場(chǎng)效應(yīng)晶體管，從而覆蓋反相數(shù)據(jù)1并改寫交叉耦合反相器中的反相數(shù)據(jù)(正相數(shù)據(jù)也同時(shí)被改變)。但若正相數(shù)據(jù)1已經(jīng)存儲(chǔ)在交叉耦合反相器內(nèi)，較強(qiáng)η場(chǎng)效應(yīng)晶體管將保持反相數(shù)據(jù)0(正相數(shù)據(jù)1也保持)。如果此時(shí)“寫入_或”指令需要在單元內(nèi)寫入反相數(shù)據(jù)1(0 在正相數(shù)據(jù)傳輸線上，1在反相數(shù)據(jù)傳輸線上)，反相數(shù)據(jù)傳輸線上的數(shù)據(jù)1通過(guò)數(shù)據(jù)開關(guān)驅(qū)動(dòng)較強(qiáng)η場(chǎng)效應(yīng)晶體管，但不會(huì)改寫交叉耦合反相器中的反相數(shù)據(jù)。因此，反相數(shù)據(jù)0仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi)(正相數(shù)據(jù)1仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi)的另一端)。因此，1 (正相數(shù)據(jù))會(huì)在反相器內(nèi)累積(或運(yùn)算)。一旦1 (正相數(shù)據(jù))存儲(chǔ)于交叉耦合反相器內(nèi)，若僅進(jìn)行“寫入_或”運(yùn)算，1 (正相數(shù)據(jù))將會(huì)長(zhǎng)期存儲(chǔ)。若出現(xiàn)一般寫入指令，兩個(gè)數(shù)據(jù)開關(guān)均會(huì)打開，兩個(gè)極性的數(shù)據(jù)能夠被儲(chǔ)存。對(duì)于圖2，交叉耦合反相器一邊處于0位，并由較弱η場(chǎng)效應(yīng)晶體管保持；通過(guò)在正相數(shù)據(jù)傳輸線或反相數(shù)據(jù)傳輸線寫入1可重寫較弱η場(chǎng)效應(yīng)晶體管并改寫存儲(chǔ)單元中的數(shù)據(jù)；對(duì)于圖3，交叉耦合反相器一邊處于1位，并由較弱P場(chǎng)效應(yīng)晶體管保持；通過(guò)在正相數(shù)據(jù)傳輸線或反相數(shù)據(jù)傳輸線寫入0可重寫較弱ρ場(chǎng)效應(yīng)晶體管并改寫存儲(chǔ)單元中的數(shù)據(jù)。通過(guò)這種方法，可無(wú)條件寫入兩個(gè)數(shù)據(jù)極性。本發(fā)明可執(zhí)行“寫入_與”指令的SRAM單元的電路結(jié)構(gòu)參見圖4和圖5，與圖2和圖3不同的是，一旦檢測(cè)到“寫入_與”指令，并且地址匹配，將僅激活圖4中左邊的一條存取線路或者圖5中右邊的一條存取線路。而且圖4中交叉耦合反相器ρ場(chǎng)效應(yīng)晶體管變強(qiáng) (較之于數(shù)據(jù)開關(guān))，n場(chǎng)效應(yīng)晶體管變?nèi)?同樣較之于數(shù)據(jù)開關(guān))。同理，圖5中交叉耦合反相器P場(chǎng)效應(yīng)晶體管變?nèi)?較之于數(shù)據(jù)開關(guān))，n場(chǎng)效應(yīng)晶體管變強(qiáng)(同樣較之于數(shù)據(jù)開關(guān))。對(duì)于圖4，如果寫入指令在交叉耦合反相器內(nèi)寫入反相數(shù)據(jù)0(1在正相數(shù)據(jù)傳輸線上，0在反相數(shù)據(jù)傳輸線上)，較弱η場(chǎng)效應(yīng)晶體管將保持反相數(shù)據(jù)。若此時(shí)“寫入_與” 指令需要寫入反相數(shù)據(jù)1 (0在正相數(shù)據(jù)傳輸線上，1在反相數(shù)據(jù)傳輸線上)，反相數(shù)據(jù)傳輸線通過(guò)數(shù)據(jù)開關(guān)將驅(qū)動(dòng)較弱η場(chǎng)效應(yīng)晶體管，從而覆蓋反相數(shù)據(jù)0并改寫交叉耦合反相器中的反相數(shù)據(jù)(正相數(shù)據(jù)也同時(shí)被改變)。但若正相數(shù)據(jù)0已經(jīng)存儲(chǔ)在交叉耦合反相器內(nèi)，較強(qiáng)ρ場(chǎng)效應(yīng)晶體管將保持正相數(shù)據(jù)。如果此時(shí)“寫入_與”指令需要在單元內(nèi)寫入反相數(shù)據(jù)0(1在正相數(shù)據(jù)傳輸線上，0 在反相數(shù)據(jù)傳輸線上)，反相數(shù)據(jù)傳輸線上的數(shù)據(jù)0通過(guò)數(shù)據(jù)開關(guān)驅(qū)動(dòng)較強(qiáng)ρ場(chǎng)效應(yīng)晶體管，但不會(huì)改寫交叉耦合反相器中的反相數(shù)據(jù)。因此，反相數(shù)據(jù)1仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi)(正相數(shù)據(jù)0仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi))。對(duì)于圖5，如果寫入指令在交叉耦合反相器內(nèi)寫入正相數(shù)據(jù)1(1在正相數(shù)據(jù)傳輸線上，0在反相數(shù)據(jù)傳輸線上)，較弱ρ場(chǎng)效應(yīng)晶體管將保持正相數(shù)據(jù)。若此時(shí)“寫入_與” 指令需要寫入正相數(shù)據(jù)0 (0在正相數(shù)據(jù)傳輸線上，1在反相數(shù)據(jù)傳輸線上)，正相數(shù)據(jù)傳輸線通過(guò)數(shù)據(jù)開關(guān)將驅(qū)動(dòng)較弱P場(chǎng)效應(yīng)晶體管，從而覆蓋正相數(shù)據(jù)1并改寫交叉耦合反相器中的正相數(shù)據(jù)(反相數(shù)據(jù)也同時(shí)被改變)。但若正相數(shù)據(jù)0已經(jīng)存儲(chǔ)在交叉耦合反相器內(nèi)，較強(qiáng)η場(chǎng)效應(yīng)晶體管將保持正相數(shù)據(jù)。如果此時(shí)“寫入_與”指令需要在單元內(nèi)寫入正相數(shù)據(jù)1(1在正相數(shù)據(jù)傳輸線上，0 在反相數(shù)據(jù)傳輸線上)，正相數(shù)據(jù)傳輸線上的數(shù)據(jù)1通過(guò)數(shù)據(jù)開關(guān)驅(qū)動(dòng)較強(qiáng)η場(chǎng)效應(yīng)晶體管，但不會(huì)改寫交叉耦合反相器中的正相數(shù)據(jù)。因此，正相數(shù)據(jù)0仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi)(反相數(shù)據(jù)1也仍會(huì)存儲(chǔ)于交叉耦合反相器內(nèi))。因此，0(正相數(shù)據(jù))會(huì)在反相器內(nèi)累積(或運(yùn)算)。一旦0(正相數(shù)據(jù))存儲(chǔ)于交叉耦合反相器內(nèi)，若僅進(jìn)行“寫入_或”運(yùn)算，0 (正相數(shù)據(jù))將會(huì)長(zhǎng)期存儲(chǔ)。若出現(xiàn)一般寫入指令，兩個(gè)數(shù)據(jù)開關(guān)均會(huì)打開，兩個(gè)極性的數(shù)據(jù)能夠被儲(chǔ)存。對(duì)于圖4，交叉耦合反相器一邊處于0位，并由較弱η場(chǎng)效應(yīng)晶體管保持；通過(guò)在正相數(shù)據(jù)傳輸線或反相數(shù)據(jù)傳輸線寫入1可重寫較弱η場(chǎng)效應(yīng)晶體管并改寫存儲(chǔ)單元中的數(shù)據(jù)；對(duì)于圖 5，交叉耦合反相器一邊處于1位，并由較弱ρ場(chǎng)效應(yīng)晶體管保持；通過(guò)在正相數(shù)據(jù)傳輸線或反相數(shù)據(jù)傳輸線寫入0可重寫較弱ρ場(chǎng)效應(yīng)晶體管并改寫存儲(chǔ)單元中的數(shù)據(jù)。通過(guò)這種方法，可無(wú)條件寫入兩個(gè)數(shù)據(jù)極性。參見圖6和圖7，對(duì)于一個(gè)特定的SRAM單元，由于ρ場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管的強(qiáng)弱已定，如果執(zhí)行“寫入_或”運(yùn)算激活其中一個(gè)存取線路，則執(zhí)行“寫入_與”運(yùn)算時(shí)必然激活另一個(gè)存取線路。換句話說(shuō)，在一個(gè)存儲(chǔ)器內(nèi)可以同時(shí)執(zhí)行“寫入_或”運(yùn)算、 “寫入_與”運(yùn)算。圖8是現(xiàn)有DRAM單元的電路結(jié)構(gòu)圖，SRAM與DRAM的區(qū)別在于SRAM可保持反相器內(nèi)存儲(chǔ)的數(shù)據(jù)。然而，DRAM可將數(shù)據(jù)存儲(chǔ)于電容器內(nèi)，通過(guò)與參考電壓比較，并由靈敏放大器放大讀出數(shù)據(jù)。前面SARM的典型6晶體管SRAM單元可作為DRAM的靈敏放大器(需要正相使能信號(hào)和反相使能信號(hào)控制)，并且需要受字線控制的附加晶體管將一個(gè)存儲(chǔ)單元(或不同字線控制的多個(gè)并聯(lián)單元)連結(jié)至靈敏放大器。需要說(shuō)明的是，這里的典型6 晶體管SRAM單元即可以作為初級(jí)靈敏放大器，也可以作為次級(jí)靈敏放大器。初級(jí)靈敏放大器或次級(jí)靈敏放大器可位于存儲(chǔ)器內(nèi)從接收器至存儲(chǔ)單元內(nèi)部路徑的任何部分。圖9和圖10是本發(fā)明可執(zhí)行“寫入_或”運(yùn)算的DRAM單元的兩種電路結(jié)構(gòu)圖，圖 11和圖12是本發(fā)明可執(zhí)行“寫入_與”運(yùn)算的DRAM單元的兩種電路結(jié)構(gòu)圖；圖13和圖14 是是本發(fā)明可執(zhí)行“寫入_或”運(yùn)算以及“寫入_與”運(yùn)算的DRAM單元的兩種電路結(jié)構(gòu)圖。 新電路的實(shí)現(xiàn)與SRAM的原理相同。本發(fā)明在FLASH單元中的應(yīng)用與DRAM單元中的應(yīng)用類似。本發(fā)明在SRAM單元、DRAM單元或FLASH單元中中執(zhí)行“寫入_或”指令的工作原理如下1在存儲(chǔ)器-控制器/CPU和存儲(chǔ)器間添加標(biāo)準(zhǔn)的指令接口，從而能夠發(fā)出“寫入 _或”指令。2在存儲(chǔ)器內(nèi)使用一個(gè)指令/地址-譯碼器可解碼“寫入_或”指令。3解碼“寫入_或”指令時(shí)，僅接通互補(bǔ)數(shù)據(jù)開關(guān)(或互補(bǔ)數(shù)據(jù)開關(guān)電路)中的一個(gè)。4當(dāng)僅打開一個(gè)數(shù)據(jù)開關(guān)時(shí)，交叉耦合反相器可將正相數(shù)據(jù)從0切換至1，但不能從1切換至0。當(dāng)兩個(gè)數(shù)據(jù)開關(guān)均處于使能狀態(tài)時(shí)，可雙向?qū)懭霐?shù)據(jù)。本發(fā)明在SRAM單元、DRAM單元或FLASH單元中中執(zhí)行“寫入_與”指令的工作原理如下1在存儲(chǔ)器-控制器/CPU和存儲(chǔ)器間添加標(biāo)準(zhǔn)的指令接口，從而能夠發(fā)出“寫入 _與”指令。2在存儲(chǔ)器內(nèi)使用一個(gè)指令/地址-譯碼器可解碼“寫入_與，，指令。3解碼“寫入_與”指令時(shí)，僅接通互補(bǔ)數(shù)據(jù)開關(guān)(或互補(bǔ)數(shù)據(jù)開關(guān)電路)中的一個(gè)。4當(dāng)僅打開一個(gè)數(shù)據(jù)開關(guān)時(shí)，反相器可將正相數(shù)據(jù)從1切換至0，但不能從0切換至1。當(dāng)兩個(gè)數(shù)據(jù)開關(guān)均處于使能狀態(tài)時(shí)，可雙向?qū)懭霐?shù)據(jù)。本發(fā)明也可應(yīng)用于具有累積寫入特征的存儲(chǔ)系統(tǒng)，該系統(tǒng)可在存儲(chǔ)器及緩存內(nèi)進(jìn)行“寫入_或”運(yùn)算或者進(jìn)行“寫入_與”運(yùn)算。該系統(tǒng)包括控制器或CPU，若干緩存、指令 /地址-譯碼器、數(shù)據(jù)傳輸線、多個(gè)存儲(chǔ)單元，數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；反相器包括P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；控制器用于向指令/地址-譯碼器發(fā)出寫入運(yùn)算指令、寫入指令、地址指令；指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼，寫入運(yùn)算為“寫入_或”運(yùn)算和/或“寫
10入_與”運(yùn)算。存儲(chǔ)單元交叉耦合反相器的P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力必須有一個(gè)大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，另一個(gè)小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。
權(quán)利要求
1.一種具有累積寫入特征的存儲(chǔ)方法，其特征在于包括以下步驟1在控制器或CPU與存儲(chǔ)器之間設(shè)置標(biāo)準(zhǔn)的指令接口，從而控制器或CPU能夠向存儲(chǔ)器發(fā)出寫入指令、地址指令以及寫入運(yùn)算指令；所述寫入運(yùn)算指令包括“寫入_或”指令和 /或“寫入_與”指令；2在存儲(chǔ)器內(nèi)使用指令/地址-譯碼器對(duì)寫入指令、地址指令以及寫入運(yùn)算指令進(jìn)行解碼；3當(dāng)解碼“寫入_或”指令后，接通地址指令相應(yīng)存儲(chǔ)單元的互補(bǔ)數(shù)據(jù)開關(guān)的“寫入_ 或”數(shù)據(jù)開關(guān)，數(shù)據(jù)傳輸線寫入的數(shù)據(jù)可將交叉耦合反相器內(nèi)的正相數(shù)據(jù)從0切換至1，但不能從1切換至0 ；當(dāng)解碼“寫入_與”指令后，接通地址指令相應(yīng)存儲(chǔ)單元的互補(bǔ)數(shù)據(jù)開關(guān)的“寫入_與”數(shù)據(jù)開關(guān)，數(shù)據(jù)傳輸線寫入的數(shù)據(jù)可將交叉耦合反相器內(nèi)的正相數(shù)據(jù)從1切換至0，但不能從0切換至1 ；當(dāng)解碼寫入指令后，接通地址指令相應(yīng)的存儲(chǔ)單元的兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)，數(shù)據(jù)傳輸線寫入的數(shù)據(jù)可將交叉耦合反相器內(nèi)的數(shù)據(jù)雙向切換。
2.根據(jù)權(quán)利要求1所述的具有累積寫入特征的存儲(chǔ)方法，其特征在于所述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。
3.一種具有累積寫入特征的存儲(chǔ)器，包括接口單元、指令/地址-譯碼器、多個(gè)存儲(chǔ)單元、數(shù)據(jù)傳輸線，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特征在于所述接口單元包括寫入運(yùn)算指令接口、寫入指令接口、地址指令接口 ；所述寫入運(yùn)算指令接口包括“寫入_或”指令接口和/或“寫入_與”指令接口 ；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。
4.根據(jù)權(quán)利要求3所述的具有累積寫入特征的存儲(chǔ)器，其特征在于所述存儲(chǔ)單元為 SRAM單元、DRAM單元或FLASH單元。
5.一種具有累積寫入特征的存儲(chǔ)器，包括接口單元、指令/地址-譯碼器、多個(gè)存儲(chǔ)單元、數(shù)據(jù)傳輸線，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特征在于所述接口單元包括寫入運(yùn)算指令接口、寫入指令接口、地址指令接口 ；所述寫入運(yùn)算指令接口包括“寫入_或”指令接口和/或“寫入_與”指令接口 ；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。
6.根據(jù)權(quán)利要求5所述的具有累積寫入特征的存儲(chǔ)器，其特征在于所述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。
7.一種具有累積寫入特征的存儲(chǔ)系統(tǒng)，包括存儲(chǔ)器控制器或CPU、指令/地址-譯碼器、數(shù)據(jù)傳輸線、多個(gè)緩存器、多個(gè)存儲(chǔ)單元，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括 P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特征在于所述控制器用于向指令/地址-譯碼器發(fā)出寫入運(yùn)算指令、寫入指令、地址指令；所述寫入運(yùn)算指令包括“寫入_或”指令和/或“寫入_與”指令；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。
8.根據(jù)權(quán)利要求7所述的具有累積寫入特征的存儲(chǔ)系統(tǒng)，其特征在于所述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。
9.一種具有累積寫入特征的存儲(chǔ)系統(tǒng)，包括存儲(chǔ)器控制器或CPU、指令/地址-譯碼器、數(shù)據(jù)傳輸線、多個(gè)緩存器、多個(gè)存儲(chǔ)單元，所述數(shù)據(jù)傳輸線包括正相數(shù)據(jù)傳輸線和反相數(shù)據(jù)傳輸線，所述存儲(chǔ)單元包括兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)、兩個(gè)交叉耦合反相器；所述反相器包括 P場(chǎng)效應(yīng)晶體管和η場(chǎng)效應(yīng)晶體管；所述指令/地址-譯碼器的輸出端分別與兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)相連；所述兩個(gè)互補(bǔ)數(shù)據(jù)開關(guān)分別連接正相數(shù)據(jù)傳輸線和正相數(shù)據(jù)、反相數(shù)據(jù)傳輸線和反相數(shù)據(jù)；其特征在于所述控制器用于向指令/地址-譯碼器發(fā)出寫入運(yùn)算指令、寫入指令、地址指令；所述寫入運(yùn)算指令包括“寫入_或”指令和/或“寫入_與”指令；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述P場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述η場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。
10.根據(jù)權(quán)利要求9所述的具有累積寫入特征的存儲(chǔ)系統(tǒng)，其特征在于所述存儲(chǔ)單元為SRAM單元、DRAM單元或FLASH單元。
全文摘要
本發(fā)明提供一種具有累積寫入特征的存儲(chǔ)方法、存儲(chǔ)器及存儲(chǔ)系統(tǒng)，其將或運(yùn)算、與運(yùn)算從CPU/ALU(控制器)轉(zhuǎn)移至存儲(chǔ)器內(nèi)，可減少數(shù)據(jù)傳輸線讀寫轉(zhuǎn)換次數(shù)。本發(fā)明的一種存儲(chǔ)器的接口單元包括寫入運(yùn)算指令接口、寫入指令接口、地址指令接口；所述寫入運(yùn)算指令接口包括“寫入_或”指令接口和/或“寫入_與”指令接口；所述指令/地址-譯碼器用于寫入運(yùn)算指令、寫入指令、地址指令的解碼；所述p場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力大于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力，所述n場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)能力小于數(shù)據(jù)開關(guān)的驅(qū)動(dòng)能力。本發(fā)明可減少CPU/ALU的工作負(fù)荷(負(fù)載)；可連續(xù)將數(shù)據(jù)寫入至存儲(chǔ)器(無(wú)需先讀取)。
文檔編號(hào)G11C11/4197GK102280138SQ20111007902
公開日2011年12月14日 申請(qǐng)日期2011年3月31日 優(yōu)先權(quán)日2011年3月31日
發(fā)明者郝亨福 申請(qǐng)人:西安華芯半導(dǎo)體有限公司