專利名稱：基于跟蹤耦合電容的sram寫能力增強(qiáng)技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種負(fù)壓產(chǎn)生電路，尤其是一種基于跟蹤耦合電容的SRAM寫能力增 強(qiáng)技術(shù)，應(yīng)用在深亞微米SRAM存儲器設(shè)計(jì)。
背景技術(shù)：
隨著工藝的不斷等比例縮小，存儲單元尺寸也不斷縮小，工作電壓從3. 5V降到IV 以下。隨著工作電壓的降低，存儲器的功耗也會降低。但存儲器的寫入數(shù)據(jù)能力也在下降， 為了提高存儲器在低壓時的寫能力，位線采用負(fù)壓寫入技術(shù)。業(yè)界普遍采用MOS電容的耦 合作用來產(chǎn)生負(fù)壓。采用MOS電容方式時，要達(dá)到一定的負(fù)電壓，MOS電容的尺寸比較大。另 外MOS電容產(chǎn)生的負(fù)壓一般都位于存儲器底部的寫電路，穿過位線復(fù)選電路的MOSFET后， 再傳輸?shù)酱鎯﹃嚵械倪h(yuǎn)端。由于MOSFET電阻和線電容的影響，在儲存陣列遠(yuǎn)端的負(fù)壓幅度 要小于底端負(fù)壓幅度，負(fù)壓提升寫能力的效率降低。采用MOS耦合電容的方式，在存儲器編 譯器(Memory Compiler)設(shè)計(jì)中，當(dāng)存儲陣列增長或減少時，需要頻繁的調(diào)整MOS耦合電容 的尺寸來產(chǎn)生恒定的負(fù)壓。

發(fā)明內(nèi)容
為了解決上述技術(shù)問題，本發(fā)明提供了一種基于跟蹤耦合電容的SRAM寫能力增 強(qiáng)技術(shù)。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是一種基于跟蹤耦合電容的SRAM寫 能力增強(qiáng)技術(shù)，在小容量存儲器的存儲單元內(nèi)設(shè)有位線和互補(bǔ)位線的耦合線和互補(bǔ)耦合 線，所述耦合線、互補(bǔ)耦合線與位線、互補(bǔ)位線屬于同一金屬層次，所述位線和耦合線之間 的耦合電容值與位線的總電容值之間的比值為N，互補(bǔ)位線和互補(bǔ)耦合線之間的耦合電容 值與互補(bǔ)位線的總電容值之間的比值為M，該N與M的值總相等，并且隨著存儲陣列的增長， 該N與M的值保持不變，從而實(shí)現(xiàn)產(chǎn)生恒定負(fù)壓。本發(fā)明的所提供的另一種基于跟蹤耦合電容的SRAM寫能力增強(qiáng)技術(shù)，在分塊大 容量存儲器的存儲單元內(nèi)設(shè)有全局位線和全局互補(bǔ)位線的耦合線和互補(bǔ)耦合線，所述耦合 線、互補(bǔ)耦合線與全局位線、全局互補(bǔ)位線屬于同一金屬層次，所述全局位線和耦合線之間 的耦合電容值與位線總電容值之間的比值為R，全局互補(bǔ)位線和互補(bǔ)耦合線之間的耦合電 容值與互補(bǔ)位線總電容值之間的比值為Q，該R與Q的值總相等，并且隨著存儲陣列的增長， 該R與Q的值幾乎保持不變，所述位線總電容值為局部位線電容值與全局位線電容值的總 和，所述互補(bǔ)位線總電容為局部互補(bǔ)位線電容值與全局互補(bǔ)位線電容值的總和。本發(fā)明通過應(yīng)用耦合位線，并且使其耦合效率總保持相同的比值，所以能夠產(chǎn)生 恒定負(fù)壓。由于耦合線與位線是并行貫穿存儲陣列的，使得遠(yuǎn)端負(fù)壓耦合的效率不會降低， 從而產(chǎn)生的恒定負(fù)壓來提高SRAM的寫能力技術(shù)。


圖1為帶耦合線用于小容量Register File設(shè)計(jì)中的6T-SRAM電路圖。圖2為帶耦合線用于大容量SRAM設(shè)計(jì)中的存儲陣列電路圖。圖3為使用本發(fā)明的小容量存儲器Register Filer設(shè)計(jì)中架構(gòu)圖。圖4為使用本發(fā)明的小容量存儲器Register File的另外一種架構(gòu)圖。圖5使用本發(fā)明的分塊大容量SRAM (Multi-Bank SRAM)架構(gòu)圖。圖6使用本發(fā)明的分塊大容量SRAM設(shè)計(jì)中的另外一種架構(gòu)圖。圖7使用本發(fā)明的分塊大容量SRAM的時序關(guān)系圖。圖中1、負(fù)壓跟蹤電路(NBL Replica Column) ；2、負(fù)壓控制電路(NBL Timing Control) ；3、行地址解碼器(Column Address Decoder)。
具體實(shí)施例方式在小容量Register File SRAM設(shè)計(jì)時，在存儲單元中加入耦合線。位線(BL)的耦 合線為CBL，而互補(bǔ)位線(BLB)的耦合線(即互補(bǔ)耦合線)為CBLB。BL與CBL存在耦合電 容，假定其耦合電容值為Cnbl，BL自身的總電容值為Cbl.同樣BLB與CBLB之間也存在耦合 電容，假定其耦合電容值為Cnblb，BLB自身的總電容值為Cblb.耦合電容值Cnbl與BL總電容 值Cbl之間的比值為Cnbl/Cbl.同樣耦合電容值Cnbl與BLB總電容值Cldb之間的比值為Cnblb/ Cblb.設(shè)計(jì)上使得比值cnbl/cbl與cnblb/cblb是相等的，這個值即為耦合負(fù)壓產(chǎn)生電路的耦合效 率。隨著存儲陣列的增大，Cnbl與Cbl同等比例增長，同理Cnblb與Cblb也同等比例增長，故其 耦合效率保持不變。由于耦合線與位線是并行貫穿存儲陣列的，所以遠(yuǎn)端負(fù)壓耦合的效率 不會降低。在分塊大容量SRAM (multi-Bank SRAM)設(shè)計(jì)時，存儲陣列被劃分成多個子陣列，位 線被分為局部位線、局部互補(bǔ)位線(LBI^PLBLB)與全局位線、全局互補(bǔ)位線(GBL和GBLB)。 在存儲單元中加入全局位線和全局互補(bǔ)位線的耦合線和互補(bǔ)耦合線，耦合線和互補(bǔ)耦合線 的金屬層次與全局位線、全局互補(bǔ)位線相同。全局位線GBL的耦合線為CGBL，而全局互補(bǔ) 位線GBLB的互補(bǔ)耦合線為CGBLB。GBL與CGBL存在耦合電容，假定其耦合電容值為Cngbl, GBL的總電容值為Cgbl，局部位線LBL的電容值為Clbl，同樣GBLB與CGBLB之間也存在耦合 電容，假定其耦合電容值為Cngblb，GBLB的總電容值為Cgblb,局部互補(bǔ)位線LBLB的電容值為 Clblb.此時位線上的總電容為clbl+cgbl或者是clblb+cgblb.耦合電容值與位線上的總電容值的 比值為Cngbl/(clbl+cgbl)或者為Cngblb/(clblb+cgblb).設(shè)計(jì)上同樣使得這兩個比值相等的，即為 耦合負(fù)壓產(chǎn)生電路的耦合效率。隨著存儲陣列的增大，Cgbl和Cngbl等比例增大，Cgblb和Cngldb 等比例增大，Clbl和Clblb在一個固定分塊內(nèi)是不變的。由于Clbl和Clblb的值相對總的位線 電容clbl+cgbl和clblb+cgblb很小，所以負(fù)壓耦合效率會隨著存儲陣列增長幾乎保持不變。同 樣由于耦合線與位線是并行貫穿存儲陣列的，所以遠(yuǎn)端負(fù)壓耦合的效率不會降低。下面結(jié)合附圖和實(shí)施例對本發(fā)明進(jìn)一步說明。圖1為帶耦合線用于小容量Register File設(shè)計(jì)中的6T-SRAM電路圖。耦合線 CBL, CBLB與位線BL，BLB使用同一層金屬，一般為第二層金屬。圖2為帶耦合線用于大容量SRAM設(shè)計(jì)中的存儲陣列電路圖。耦合線CGBL，CGBLB 與全局位線GBL，GBLB使用同一層金屬，一般為第三層金屬。
負(fù)壓跟蹤電路1 (NBL Replica Column)和負(fù)壓控制電路 2(NBL Timing Control) 的作用，當(dāng)存儲器處于寫操作時，寫入數(shù)據(jù)為“1”，BLB會被放電至低電平或者寫入數(shù)據(jù)為 “0”，BL會被放電至低電平后，BSTEN從低電平觸發(fā)成高電平.在小容量存儲器Register Filer設(shè)計(jì)中(如圖3所示)，當(dāng)存儲器處于讀操作時， 信號WEB為低，BL，BLB, CBL, CBLB都為高。當(dāng)存儲器處于靜態(tài)時，信號BSTEN為低，BL，BLB, CB, CBLB也都為高。當(dāng)存儲器處于寫操作時，如果寫入數(shù)據(jù)為“0”，BL會被放電至“0”，BSTEN會從低電 平觸發(fā)成高電平，CBL會從高電平觸發(fā)為低電平。由于BL與CBL之間存在耦合電容，BL會 進(jìn)一步耦合成負(fù)電壓。同理，如果寫入數(shù)據(jù)為“1”，BLB會被放電至“0”，BSTEN會從低電平觸發(fā)成高電平， CBLB會從高電平觸發(fā)為低電平。由于BLB與CBLB之間存在耦合電容，BLB會進(jìn)一步耦合成 負(fù)電壓。圖4為小容量存儲器Register File的另外一種架構(gòu)，電路中使用了位線復(fù)用電 路。一個寫入數(shù)據(jù)可以通過Y方向的使能信號復(fù)選到多列存儲陣列。Y方向的使能信號由 行地址解碼器3 (Column Address Decoder)產(chǎn)生。假設(shè)YO信號有效，BL，CBL，CBLB，BLB分 別會復(fù)選到BL0，CBLO, CBLBO, BLBO0 BL, CBL, CBLB, BLB上的電平會分別傳輸?shù)紹L0，CBLO, CBLBO, BLBO0同理若Yl信號有效，BL, CBL, CBLB, BLB上的電平會分別傳輸?shù)紹L1，CBLl, CBLB1，BLB1.在分塊大容量SRAM (Multi-Bank SRAM)設(shè)計(jì)(如圖5所示)中，當(dāng)存儲器處于寫 操作時，如果寫入數(shù)據(jù)為“0”，GBL會被放電至“0”，BSTEN會從低電平觸發(fā)成高電平，CGffBL 會從高電平觸發(fā)為低電平。由于GBL與CGWBL之間存在耦合電容，GBL會進(jìn)一步耦合成負(fù) 電壓。同理，如果寫入數(shù)據(jù)為“ 1 ”，GBLB會被放電至“0”，BSTEN會從低電平觸發(fā)成高電平， CGffBLB會從高電平觸發(fā)為低電平。由于GBLB與CGWBLB之間存在耦合電容，GBLB會進(jìn)一步 耦合成負(fù)電壓。圖6為分塊大容量SRAM設(shè)計(jì)中的另外一種布局，在最上面的一個分塊的全局位線 可以去掉，這樣可以降低全局位線的電容，提高存儲器讀數(shù)據(jù)的速度。在分塊大容量SRAM設(shè)計(jì)中的時序關(guān)系如圖7所示。
權(quán)利要求
1.一種基于跟蹤耦合電容的SRAM寫能力增強(qiáng)技術(shù)，其特征是在小容量存儲器的存儲 單元內(nèi)設(shè)有位線和互補(bǔ)位線的耦合線和互補(bǔ)耦合線，所述耦合線、互補(bǔ)耦合線與位線、互補(bǔ) 位線屬于同一金屬層次，所述位線和耦合線之間的耦合電容值與位線的總電容值之間的比 值為N，互補(bǔ)位線和互補(bǔ)耦合線之間的耦合電容值與互補(bǔ)位線的總電容值之間的比值為M， 該N與M的值總相等，并且隨著存儲陣列的增長，該N與M的值保持不變。
2.一種基于跟蹤耦合電容的SRAM寫能力增強(qiáng)技術(shù)，其特征是在分塊大容量存儲器的 存儲單元內(nèi)設(shè)有全局位線和全局互補(bǔ)位線的耦合線和互補(bǔ)耦合線，所述耦合線、互補(bǔ)耦合 線與全局位線、全局互補(bǔ)位線屬于同一金屬層次，所述全局位線和耦合線之間的耦合電容 值與位線總電容值之間的比值為R，全局互補(bǔ)位線和互補(bǔ)耦合線之間的耦合電容值與互補(bǔ) 位線總電容值之間的比值為Q，該R與Q的值總相等，并且隨著存儲陣列的增長，該R與Q的 值幾乎保持不變，所述位線總電容值為局部位線電容值與全局位線電容值的總和，所述互 補(bǔ)位線總電容為局部互補(bǔ)位線電容值與全局互補(bǔ)位線電容值的總和。
全文摘要
本發(fā)明涉及一種基于跟蹤耦合電容的SRAM寫能力增強(qiáng)技術(shù)，在小容量存儲器內(nèi)設(shè)有耦合線和互補(bǔ)耦合線，位線和耦合線之間的耦合電容值與位線的總電容值之間的比值為N，互補(bǔ)位線和互補(bǔ)耦合線之間的耦合電容值與互補(bǔ)位線的總電容值之間的比值為M，該N與M的值總相等。其另一種方式為在分塊大容量存儲器內(nèi)設(shè)有耦合線和互補(bǔ)耦合線，所述全局位線和耦合線之間的耦合電容值與位線總電容值之間的比值為R，全局互補(bǔ)位線和互補(bǔ)耦合線之間的耦合電容值與互補(bǔ)位線總電容值之間的比值為Q，該R與Q的值總相等。本發(fā)明通過耦合位線，并且使其耦合效率總保持相同的比值，從而使其能夠完成產(chǎn)生恒定負(fù)壓提高SRAM的寫能力技術(shù)。
文檔編號G11C11/413GK102110467SQ20111007798
公開日2011年6月29日 申請日期2011年3月30日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者姚其爽, 張昭勇, 鄭堅(jiān)斌 申請人:秉亮科技(蘇州)有限公司