專利名稱：讀取存儲器陣列的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種讀取非揮發(fā)性存儲器的方法，更明確地說，有關(guān)于一種讀取具有對稱、自動校正(sdf-aligned)及高密度存儲器陣列的非揮發(fā)性存儲器的方法。
背景技術(shù)：
可抹除/程式化只讀存儲器(Erasable programmable read only memories, EPROMs)及電子式可抹除/程式化只讀存儲器(EEPROMs)為 一般習知非揮發(fā) 性記憶裝置，可用來儲存數(shù)據(jù)、抹除數(shù)據(jù)、重復寫入數(shù)據(jù)。習知的非揮發(fā)性存儲器單元皆須要高電流來運作，如200微安培(microamperes, (^A)，才能進4亍熱電子程式化(hot electron programming)而對于 目前耗電量較小的裝置明顯不符使用。因此另一種電子式可抹除/程式化只讀 存儲器裝置包含所謂的分離柵極(split-gate electrode)已被用來發(fā)展以獲得高 效率與低耗電的程式化(約l微安培)。許多電子式可抹除/程式化只讀存儲器裝置使用兩層多晶硅層(一層用來 形成浮置柵極(floating gate)、另 一層用來形成控制柵極與相關(guān)的電路連結(jié))， 亦有其他的電子式可抹除/程式化只讀存儲器裝置使用三層多晶硅層，如美國 專利號4302766中提到一第一多晶硅層作為浮置柵極、 一第二多晶硅層作為 控制柵極、與一第三多晶硅層經(jīng)由一抹除窗(erase window)耦接至該第一多晶 硅層以進行抹除；美國專利號4331968亦利用一第三層的多晶硅層來形成抹 除柵極(erase gate);美國專利號4561004及4803529亦使用三層多晶硅層的 架構(gòu)。另外，美國專利號4622656描述一具有低程式化電流的可抹除/程式化只 讀存儲器裝置，利用在選擇柵極(select gate)下以高度注入的溝道區(qū)及浮置柵 極下以輕度注入或以另 一種導電性的溝道區(qū)來降低程式化電流，因此在溝道 轉(zhuǎn)變的區(qū)域產(chǎn)生了明顯的表面電位差。請參考圖1及圖2。圖1為美國專利號5712180揭露一可抹除/程式化只讀存儲器單元布局。圖2為圖1中A-A連線的剖面圖。可抹除/程式化只讀 存儲器單元101包含一掩埋源區(qū)(buried source region)102及一掩埋漏區(qū) (buried drain region)l(B,此兩區(qū)皆被相對上厚度較厚的介電層104與IO5所 掩埋。溝道區(qū)106分為一第一部分106-1與一第二部分106-2。第一部分106-1 被多晶硅層109所影響而作為一選擇柵極。第二部分106-2 ^L浮置柵極107 所影響而作為一控制柵極。如該領(lǐng)域具有通常知識者所熟知，合適的介電層， 如熱成長的氧化層設置于溝道106、多晶硅層109與多晶硅層107之間，以 用來絕緣。同理，合適的介電層，如氧化層或包含氧化層/氮化層的介電層， 設置于該三層多晶硅層之間。金屬硅化物可用來取代上述多晶硅層108或 109。使用者更可根據(jù)需要將高度注入空穴區(qū)120設置于鄰近掩埋漏極103 的溝道106-2，以提供包含有溝道106-2的存儲器晶體管一穩(wěn)定的臨界電壓 (threshold voltage)。請參考圖3。圖3說明美國專利5,414,693所教導了可抹除/程式化只讀 存儲器架構(gòu)。該單元架構(gòu)以空穴注入的基板206、晶體管201的漏極204與 晶體管202的漏極205所構(gòu)成。漏極204與205作為位線(bit line)。晶體管 201包含一浮置柵極207a與控制柵極208a。同樣地，晶體管202包含一浮 置柵極207b與控制柵極208b。字線(word line)209延伸于晶體管201與202 而在浮置柵極晶體管201與202之間形成選擇柵極的控制柵極209a。字線 209與存儲器陣列中同一行的選擇柵極串聯(lián)而與位線與存儲器陣列中同一列 串聯(lián)相對，如漏極204與205。綜上述，美國專利號5712180與5414693皆完全清楚定義了控制柵極與 其運作方式。因此，浮置柵極在寬度上需要大于選擇柵極以允許校正誤差。 如此一來，這樣的存儲器架構(gòu)并無法有效縮減。發(fā)明內(nèi)容本發(fā)明提供一種讀取存儲器陣列的方法，該存儲器陣列包含一右數(shù)據(jù) 線、 一左數(shù)據(jù)線、 一列柵極共同耦接的選擇柵極、多個右浮置柵極，其中每 個右浮置柵極耦接于一對應的選擇柵極與該右數(shù)據(jù)線之間，以及多個左浮置 柵極，其中每個左浮置柵極耦接于一對應的選擇柵極與該左數(shù)據(jù)線之間。該 , 方法包含開啟該列選擇柵極；預先程式化一第一右浮置柵極使其臨界電壓為 一高電壓與預先程式化一第一左浮置柵極使其臨界電壓為一低電壓；其中該第 一左浮置柵極與該第 一右浮置柵極耦接于相同的 一第 一字線；將該右數(shù)據(jù)線的電壓充電至一第一預定值；將該第一字線充電至一第二預定值，該第二 預定值介于該第一右浮置柵極的高臨界電壓與該第一左浮置柵極的低臨界 電壓之間；將一耦接于一第二右浮置柵極的第二字線充電至一第三預定值； 及比較該左數(shù)據(jù)線的電流與一第四預定值的差異。本發(fā)明另提供一種讀取存儲器陣列的方法，該存儲器陣列包含一右數(shù)據(jù) 線、 一左數(shù)據(jù)線、 一列柵極共同耦接的選擇柵極、多個右浮置柵極，其中每 個右浮置柵極耦接于一對應的選擇柵極與該右數(shù)據(jù)線之間，以及多個左浮置 柵極，其中每個左浮置柵極耦接于一對應的選擇柵極與該左數(shù)據(jù)線之間。該 方法包含開啟該列選擇柵極；預先程式化"第一右浮置柵極使其臨界電壓為 一高電壓與預先程式化一第一左浮置柵極使其臨界電壓為一低電壓；其中該 第 一左浮置柵極與該第 一右浮置柵極耦接于相同的一第 一字線；將該右數(shù)據(jù) 線的電壓充電至一第一預定值；將該第一字線充電至一第二預定值，該第二 預定值介于該第一右浮置柵極的高臨界電壓與該第一左浮置柵極的低臨界 電壓之間；將一耦接于一第二右浮置柵極的第二字線充電至一第三預定值； 及比較該左lt據(jù)線的電壓與一第四預定值的差異。本發(fā)明另提供一種讀取存儲器陣列的方法，該存儲器陣列包含一右數(shù)據(jù) 線、 一左數(shù)據(jù)線、 一列柵極共同耦接的選擇柵極、多個右浮置柵極，其中每 個右浮置柵極耦接于一對應的選擇柵極與該右數(shù)據(jù)線之間，以及多個左浮置 柵極，其中每個左浮置柵極耦接于一對應的選擇柵極與該左數(shù)據(jù)線之間。該方法包含開啟該列選擇柵極；預先程式化一第一右浮置柵極使其臨界電壓為 一高電壓與預先程式化一第一左浮置柵極使其臨界電壓為一低電壓；其中該 第一左浮置柵極與該第一右浮置柵極耦接于相同的一第一字線；將該左數(shù)據(jù) 線的電壓充電至一第一預定值；將該第一字線充電至一第二預定值，該第二 預定值介于該第一右浮置柵極的高臨界電壓與該第一左浮置柵極的低臨界 電壓之間；將一耦接于一第二右浮置柵極的第二字線充電至一第三預定值； 及比較該右數(shù)據(jù)線的電流或電壓與一第四預定值的差異。


圖1與圖2為先前技術(shù)的存儲器架構(gòu)的示意圖。 圖3為說明另一先前技術(shù)的存儲器架構(gòu)的示意圖。圖4為說明本發(fā)明的存儲器架構(gòu)的示意圖。圖5為說明圖4中的陣列布局的上視圖。圖6為說明本發(fā)明的存儲器架構(gòu)的電路示意圖。圖7為說明本發(fā)明存儲器架構(gòu)的等效電容模型的示意圖。圖8~15為說明根據(jù)本發(fā)明的存儲器架構(gòu)的一實施例的制造流程的示意圖16~20為說明根據(jù)本發(fā)明的存儲器架構(gòu)的另-示意圖。圖21~27為說明根據(jù)本發(fā)明的存儲器架構(gòu)的另-示意圖。圖28為說明根據(jù)本發(fā)明讀取存儲器陣列的一第-圖。圖29為說明根據(jù)本發(fā)明讀取存儲器陣列的一第.圖。圖30為說明根據(jù)本發(fā)明讀取存儲器陣列的一第.實施例的制造流程的 實施例的制造流程的 -實施例的方法的示意 -實施例的方法的示意 .實施例的方法的示意主要元件符號說明102103104 105106107 207a TR，(x,y) TL,(x，y)108 109 326327328 332 206201 202 204 205 208a 209a 209 WLX IVLm掩埋源區(qū) 掩埋漏區(qū) 介電層 溝道區(qū) 浮置柵極 多晶硅層 硅/鴒化層 硅/氮化層 基板 晶體管 漏極控制柵極字線反轉(zhuǎn)層注入?yún)^(qū)301311 P型阱304 314 316 319 導線 323 330 336 340 310 導線305 306 導電區(qū)塊 307 308 317 333 間隔區(qū) 309 351 352 313 322 324 335 343 介電層 315 316 325 331 332 4皮覆層 350 介電物質(zhì) DLX 數(shù)據(jù)線 SGX 選擇柵極 318 320 322 334 離子注入步驟 321 341 光致抗蝕劑層具體實施方式
請參考圖4。圖4為根據(jù)本發(fā)明的一存儲器架構(gòu)的示意圖。本發(fā)明的存 儲器架構(gòu)形成于兩注入?yún)^(qū)302與303之間。注入?yún)^(qū)302與303可于P型阱 301上摻雜雜質(zhì)如濃度lxl0" 5xl0"(原子凄t/平方公分)的砷離子。而P型阱 301形成于一半導體基板之中。該半導體基板亦可包含三重阱(triple well), 如N型阱中再注入P型阱、對P型金屬氧化物半導體以N型阱作為周邊電 路、對N型金屬氧化物半導體以P型阱作為周邊電路。上述的存儲器架構(gòu)亦 可根據(jù)使用者設計，將存儲器架構(gòu)設計于N型阱中。本發(fā)明的存儲器架構(gòu)包含導線304沉積于P型阱301之上。導線304可 包含導電物質(zhì)如多晶硅、多晶硅/鴒的硅化物(poly/Wsi)而厚度約在500~1000 埃(angstrom， A)之間。兩導電區(qū)塊305、 306，作為充電區(qū)域，形成于導線 304的兩側(cè)。間隔區(qū)307、 308分別沉積于導電區(qū)塊305、 306及導線304之 間，以作為絕緣用途。間隔區(qū)307、 308的大小可從100 300埃之間。值得 注意的是導電區(qū)塊305、 306,相較于導線304,皆有較高的高度與較寬的寬 度。也就是說，導電區(qū)塊305與306的厚度皆較導線304厚。導電區(qū)塊可由 多晶硅所構(gòu)成。介電層309可包含氧化物或氧/氮/氧化物(ONO)。介電層309 沉積于導電區(qū)塊305與306的頂部與側(cè)部、導線304及注入?yún)^(qū)302、 303。導線310形成于第一介電層309之上，相較于導電區(qū)塊的厚度為薄，且沿著兩 導電區(qū)塊305與306形成如鋸齒般的形狀并且與導線304、注入?yún)^(qū)302與303分別垂直。導線304與導電區(qū)塊305、 306分別作為選4奪柵極與浮置柵極，因此浮 置柵極的厚度較選擇柵極厚并因而改善耦合比(coupling ratio)。注入?yún)^(qū)302 、 303及導線310分別作為位線與字線。第二介電層351可沉積于導電區(qū)塊305、 306與基板之間。第二介電層351可由氧/氮/氧化物(ONO)構(gòu)成，厚度約為 7(K100埃。第三介電層352可沉積于導線304與基板之間。導線304與第一 介電層309間亦另可夾雜一介電物質(zhì)350。注入?yún)^(qū)302、 303與第一介電層 309之間同樣亦可夾雜介電物質(zhì)350。另外，可再設置第三條導線(與導線304平列)并且與導線310絕緣，如 此一來位線的密度將能有效加倍。圖5為說明圖4中的存儲器單元的上視圖。其中導線310(字線)分別與 作為掩埋擴散區(qū)(位線)的注入?yún)^(qū)302、 303與作為選擇柵極的導線304垂直。 浮置柵極305與306代表導線310下方的導電區(qū)塊。線段AA，、 BB，與CC， 為剖面線以用來分別說明存儲器單元、選擇柵極及浮置柵極。圖6為本發(fā)明的存儲器架構(gòu)的電路示意圖。其中部分元件另外以其功能 性重新命名數(shù)據(jù)線(位線)標記為DLx、選擇柵極標記為SGx、字線標記為 WLx，而選擇柵極SG2兩邊的浮置柵極則分別標記為TL與TR。圖7為本發(fā)明的存儲器架構(gòu)的等效電容模型與簡化電容沖莫型的示意圖。 對于浮置柵極電壓來說(VFG): Ctot = Cono + Ctox + Cd + Cpp + Cnb(Ctot : 整體電容、Cono:ONO層電容、Ctox :溝道氧化層電容、Cd :漏極電容、 Cpp :選擇柵極電容、Cnb :鄰近電容，包含掩埋線氧化層電容Cbdox)。且 定義基板耦合比aB = Ctox/Ctot、柵極耦合比aCG = Cono / Ctot、漏 極耦合比aD = Cd/Ctot、選擇柵極耦合比aPP = Cpp /Ctot。因此，浮置 才冊極電壓VFG = aB *Vb + aCG *Vcg + aD *Vd + aPP *Vsg (Vb:基板電壓、 Vcg:控制柵4及電壓、Vd:漏才及電壓、Vsg:選擇4冊極電壓)。根據(jù)上述算式，當溝道氧化層的跨壓越高時，電容Cono越高而電容Cnb 越低。電容Ctox、 Cd與Cpp皆由存儲器單元的設計所決定，因此可以調(diào)整 至小范圍。假設電容Cnb可忽略，當控制柵極與浮置柵極間的介電層增加時， 柵極耦合比便會增加，進而增加浮置柵極電壓。在本發(fā)明中，浮置柵極305或306用來提高高度(厚度)，因此對于介電層309來說有相對較大的區(qū)域以 提高耦合比。注入?yún)^(qū)303上方的介電物質(zhì)350不具導電層因此鄰近介電物質(zhì) 的耦4妻可被忽略。以下將舉例說明根據(jù)本發(fā)明的一第一實施例制作N型金屬氧化物半導體晶體管的存儲器單元的工藝。圖8 15為說明圖5中的線段AA，、 BB，與CC'于制造存儲器流程中的剖 面圖。如圖8所示，首先，于半導體基板的表面上，以熱成長的方式形成柵 極介電層313，然后再依序設置導線314與掩模層。掩模層并包含四乙基氧 硅烷(TEOS)披覆層315與硅/氮(SiN)披覆層316。如圖9所示，再以光刻工藝(lithography)與蝕刻工藝來移除部分的披覆層 315、 316及導電層314。如此方能定義出多條導線的形狀。被定義出的導線 最后將作為浮置柵極。導線包含上部與下部上部包含掩模層(含披覆層315 與316);下部包含導電層314。接著，以低壓化學氣相沉積(LPCVD)或高溫 氧化(HTO)的方式，在半導體基板上設置一氧化層以填滿導線間的空隙，然 后在進行回蝕工藝(如異向性蝕刻流程)，如此間隔區(qū)317^_能形成于導電區(qū) 塊的周圍。然后再接以離子注入步驟318來提供臨界電壓給存儲器單元。如圖10所示，介電層(如柵極氧化層)可更進一步地形成于暴露出來的半 導體基板上以對其后所形成的選擇柵極絕緣。接著，在介電層與導電區(qū)塊上 導電層設置導電物質(zhì)并以化學機械拋光的方式研磨該導電物質(zhì)，再進行蝕 刻，以使該導電物質(zhì)形成導線319,如此每兩條導線間便有導電層。而導線 319的厚度低于導電層314的厚度。請參考圖11。圖ll中，光致抗蝕劑層321設計用來實施蝕刻工藝以蝕 刻部分的導線319-導線319用來作為本發(fā)明存儲器架構(gòu)的選擇柵極。隨后， 在基板的P型阱311上進行離子注入320(—般以N+離子來注入)與一冶煉過 程以形成注入?yún)^(qū)312(如掩埋擴散區(qū)或位線)。隨后，再將光致抗蝕劑層321 去除。如此，在兩注入?yún)^(qū)312之間，便形成有兩條導線314與一條導線319。請參考圖12。于圖12中，介電層322沉積于半導體基板上，以覆蓋層 316來作為停止層并進行化學機械拋光。之后，再以濕蝕刻工藝將覆蓋層315 與316移除。請參考圖13。于圖13中，導電物質(zhì)設置于半導體基板上，用來填滿導 線上方的空間。然后以介電層322作為停止層進行回蝕。導電物質(zhì)形成導電層323以作為導電區(qū)塊的上部。因此，作為浮置柵極的導線包含了兩個完整的導電層。如圖14所示，經(jīng)由回蝕介電層322,使得導線有一部分外露出來，如導 電層323的上部與側(cè)部。介電層322仍有一部分置于導線319的上部及注入 區(qū)的上部。導線319上方的介電層322(用來作為選擇柵才及)的厚度，在之后 的蝕刻步驟中，能大于可保護選擇柵極的厚度。之后，介電層324(可以氧/ 氮/氧所構(gòu)成)，被沉積于導電區(qū)塊與介電層322中的導電層323的上部與側(cè) 部。其后，再沉積覆蓋層325(可包含多晶硅)于介電層324之上。如圖15所示，最后， 一導電層(可由多晶硅層326、硅/鴒化層327,及 硅/氮化層328所構(gòu)成)，設置于第二介電層324或覆蓋層325。然后，進行 自行對準金屬氧化物半導體(self-aligned MOS, SAMOS)蝕刻程序以蝕刻硅/ 氮化層328、硅/鴒化層327、多晶硅層326、介電層324以及導電層314，而 停止于一氧化層，來形成多條線如字線，并垂直于擴散線(注入?yún)^(qū)312)。同 時，導電層314中的導線被更進一步地定義為一多個導電區(qū)塊以作為浮置柵 極。氧化層的蝕刻選擇性(selectivity)于終點(end point)較為良好而控制柵極 (字線)與選擇柵極間的氧化層(如導線319上的介電層322)的厚度需夠厚以防 止選擇柵極在自行對準金屬氧化物半導體蝕刻程序中被移除。在進行自行對 準金屬氧化物半導體蝕刻程序之后，再移除硅/氮化層328,然后再次進行柵 極氧化以將先前被移除過多的氧化物質(zhì)補足。值得注意的是，在本發(fā)明的第一實施例中，浮置柵極為堆迭的浮置柵極， 而在制造過程中為最先產(chǎn)生出來的。另外，于下將舉例根據(jù)本發(fā)明的一第二實施例來制造N型金屬氧化物半 導體晶體管結(jié)構(gòu)的存儲器單元。同樣地，浮置柵極于制造過程中亦先被制造 出來。圖16~20為圖5剖面線AA，、 BB，與CC，的剖面圖。圖16說明包含導電層330與由四乙基氧硅烷披覆層315與硅/氮披覆層 316構(gòu)成的掩模層的多條導線，其結(jié)構(gòu)類似于圖9的導線，不同之處在于圖 16中的導電區(qū)塊有較高的深寬比(aspect ratio)。間隔區(qū)333設置于導線的側(cè) 部。而存儲器架構(gòu)中的臨界電壓以離子注入步驟334來提供。接著，半導體 基板上于每兩條導線與注入?yún)^(qū)312間的導電層336亦以類似圖10與圖11的 方式來形成。于圖17，介電層335被沉積于半導體基板上并利用硅/氮化層332的頂部來作為停止層來進行化學機械拋光。其后，以濕蝕刻工藝來移除導線的四乙基氧硅烷披覆層331與硅/氮化披覆層332。如圖18所示，對介電層335 與部分的間隔區(qū)333進行回蝕，以暴露部分導線(如導電層330的頂部與側(cè) 部)。部分的介電層335保留于導電層336的頂部與注入?yún)^(qū)312的上面。如圖19所示，介電層324(可包含氧/氮/氧化層)，沉積于導線與介電層 335的導電層330所暴露出來的頂部與側(cè)部。其后，披覆層325(可包含多晶 硅)，可更進一步沉積于介電層324之上。如圖20所示，最后，導電層(如多 晶硅層326、鎢/硅化層327、硅/氮化層328)沉積于介電層324或披覆層325 的上，然后進行自行對準金屬氧化物半導體蝕刻程序以形成多條導線(如字 線)且垂直于擴散線(注入?yún)^(qū)312)。同時，根據(jù)導電層330所定義出來的導線 再更進一步定義為多個導電區(qū)塊以實現(xiàn)浮置柵極的功能。在自行對準金屬氧 化物半導體蝕刻程序之后，再移除硅/氮化層328。值得注意的是，在本發(fā)明的第二實施例，浮置柵極為單一的浮置柵極， 而在制造過程中為最先產(chǎn)生出來的。另夕卜，于下將舉例根據(jù)本發(fā)明的一第三實施例來制造N型金屬氧化物半 導體晶體管結(jié)構(gòu)的存儲器單元。選擇柵極于制造過程中先被制造出來。圖21 27為圖5剖面線AA，、 BB，與CC，的剖面圖。圖21說明在柵極介電層313、導電層314、由四乙基氧硅烷披覆層315 與硅/氮化層316所構(gòu)成的掩模層相繼被沉積于半導體基板后，包含導電層 330與由四乙基氧硅烷披覆層315與硅/氮披覆層316構(gòu)成的掩模層的多條導 線亦形成。在存儲器結(jié)構(gòu)形成后，該多條導線并作為選擇柵極。間隔區(qū)317 設置于導線的側(cè)部。而存儲器架構(gòu)中的臨界電壓以離子注入步驟334來提供。于圖22 ，用來作為柵極氧化層的介電層可更進一 步形成于半導體基板暴 露出來的部分以與其后形成于半導體基板上的選擇柵極絕緣。接著，導電層 被沉積于半導體基板與導線上并利用導線的頂部作為停止層來進行化學機 械拋光。如此一來，導線340便能形成于包含導電層314、披覆層315與316 的導線之間。如圖23所示，光致抗蝕劑層341設計用來實施蝕刻流程以保留每兩條 導線(包含導電層314、披覆層315與316及相鄰導線340的部分)中的一條 導線，而移除另一條未被保留的導線。接著，在基板的P型阱311上進行離 子注入322(—般以N+離子來注入)與 一冶煉工藝以形成注入?yún)^(qū)312(如掩埋擴散區(qū)或位線)。隨后，再將光致抗蝕劑層341去除。如此，在兩注入?yún)^(qū)312 之間，形成有兩條導線的導電區(qū)塊340與一條導線314。如圖24所示，導線的披覆層315與316使用濕蝕刻工藝來移除。接著 如圖25所示，再將一介電層343沉積于導線與柵極氧化層上。其后，回蝕 一部分的介電層343與部分的間隔區(qū)以使導線340的頂部與側(cè)部暴露出來， 而另一部分的介電層343則被保留于導線314的頂部與注入?yún)^(qū)312之上。接著，如圖26所示，再沉積介電層324(可包含氧/氮/氧化層)于導線340 所暴露出來的頂部與側(cè)部以及介電層343。然后，再沉積4皮覆層325(可包含 多晶硅)于介電層324上。最后，如圖27所示，再將導電層(如多晶硅層326、 鴒/硅化層327、硅/氮化層328)沉積于介電層324或披覆層325之上，然后 進行自行對準金屬氧化物半導體蝕刻程序以形成多條垂直于擴散線(注入?yún)^(qū) 312)的導線(如字線)。同時，再更進一步定義導線340為多個導電區(qū)塊以實 現(xiàn)浮置柵極的功能。在自行對準金屬氧化物半導體蝕刻程序結(jié)束后，硅/氮化 層328亦4皮移除。根據(jù)本發(fā)明，浮置柵極，相對于選擇柵極，具有較高的高度以有效地得 到較大的氧/氮/氧化層的區(qū)域，如此便能提高耦合比。例如，較先前技術(shù)三 倍大的氧/氮/氧化層的區(qū)域便能有效保證抹除效率。另外，本發(fā)明的兩存儲 器結(jié)構(gòu)間有較寬、較厚的介電層，如此彼此相鄰的等效電容便能較小而可以 忽略。讀取方法請參考圖28。圖28為根據(jù)本發(fā)明的一第一實施例說明本發(fā)明讀取存儲 器陣列方法的示意圖。選擇柵極SGm代表存儲器陣列中第m列選擇柵極；數(shù)據(jù)線DLL與DLR代表選擇柵極SGm左邊與右邊的數(shù)據(jù)線；浮置柵極TR加,n々代表存儲器陣列中第m列第n-2行的右邊浮置柵極；浮置柵極Tl加,^代表存 儲器陣列中第m列第n行的左邊浮置柵極,依此類推；字線WL。.2代表第(n-2) 條字線；字線WLn-,代表第(n-l)條字線，以此類推。請繼續(xù)參考圖28。在讀取數(shù)據(jù)之前，存儲器陣列中的第m列的部分浮 置柵極必須預先程式化以作為讀取的途徑。舉例來說，在圖28中，浮置柵板Tl,(一與Tr,(琴)先被程式化浮置柵極丁l加,n)的臨界電壓被程式化為低電 壓(因此當字線WLn被充電時，浮置柵極tl加,n)會被導通)；浮置柵極TR加,n) 的臨界電壓被程式化為高電壓(因此當字線WLn被充電時，浮置柵極Tr加,w仍不會被導通)。更清楚地說，浮置柵極TR加,n)的臨界電壓可被程式化為6伏特；浮置柵極TL加,n)的臨界電壓可^皮程式化為2伏特；而字線WLn所充電的電壓為4伏特；因此，當字線WLn被充電時，浮置4冊極TL,(m,w被導通而浮 置柵極丁K，(m,。)仍維持關(guān)閉狀態(tài)。若選定要讀取浮置柵極丁R,(m,n.2)所儲存的數(shù)據(jù)，則l.選擇柵極SGm將會被開啟；2.字線WLw與WLn; 3.數(shù)據(jù)線DU將會被充電；如此一來便可 將數(shù)據(jù)線DLL上的電流或電壓與 一預定值作比較以判斷所儲存的數(shù)據(jù)為何。 而開啟選擇柵極SGm的方法為對選擇柵極SGm所對應的"列"作充電以形 成反轉(zhuǎn)層IVLm，而反轉(zhuǎn)層IVLm作為電流路徑。因為浮置柵極Tl,(，)與TR,(m，n)已先被程式化，因此當字線WLn被充電時,浮置柵極TL,(，)會被導通以傳輸 電流，而浮置柵極TR,(m,n)不會導通以防止傳輸電流。當字線WLn-2所充電的 電壓高于浮置柵極Tr,(，-2)所程式化的臨界電壓時，浮置柵極TR,(m,n-2)將會被 導通而因此數(shù)據(jù)線dlr在被充電后便會經(jīng)由浮置柵極丁r加,n-2)傳送電流到數(shù)據(jù)線DU(傳送路徑為數(shù)據(jù)線DU—浮置柵極TR,(,2)—反轉(zhuǎn)層IVLm—浮置柵極TL加,n)。而此時由于浮置柵極TR加,n)已被程式化為關(guān)閉狀態(tài)，因此，電 流并不會經(jīng)由浮置柵極tr,(m,n)回流至數(shù)據(jù)線DLr。另外，當字線WL^被充電后，若儲存于浮置柵極TL,(m,n.2)的數(shù)據(jù)所對應 的臨界電壓為低電壓時，則浮置柵極TL加，n.2)將會被字線WLw所導通。此時 若當字線所充電的電壓亦導通浮置柵極tr加,n.2)時，被充電的數(shù)據(jù)線DLr將 亦能經(jīng)由浮置柵極TL，(m,^2)傳送電流到數(shù)據(jù)線DLL,而此一額外的電流路徑 將能有效地降低兩數(shù)據(jù)線DLr與DLL之間的等效電阻而電流將能變大，如 此更能提升讀取數(shù)據(jù)時的正確性。請參考圖29。圖29為根據(jù)本發(fā)明的一第二實施例說明本發(fā)明讀取存儲 器陣列方法的示意圖。圖29中的相關(guān)元件皆相同于圖28中的元件。在圖29 中，選定位于第m列第(n+3)行的浮置柵極TL加,""來讀取數(shù)據(jù)，而浮置柵極Tl加,州)與TR加，計D則預先被程式化來作為電流路徑(浮置柵極TL加,肝D的臨界電壓被程式化為高電壓；浮置柵極TR加,n+^的臨界電壓被程式化為低電壓；亦即當字線WLn+1被充電后，浮置柵極丁l加,n+D不會導通，而浮置柵極Tr加,州)一定會導通)。請繼續(xù)參考圖29。當要讀取浮置柵極TL加,n+"的數(shù)據(jù)時l.對數(shù)據(jù)線DLL、 字線WL州與WL計3充電，2.將數(shù)據(jù)線DLR上的電壓或電流與一預定值作比較。若當數(shù)據(jù)線DU上的電壓或電流大于臨界值時，表示浮置柵極TY,(m,n+3) 的臨界電壓低于字線WLn+3所充電的電壓，因此字線WL計3上的電壓便可逐 漸降低直到浮置柵極Tt,(m,n+3)不導通為止，如此便可確認儲存于浮置柵極 Tl4m，n+3)的臨界電壓與所對應數(shù)據(jù)值。同樣地，若數(shù)據(jù)線DLR上的電壓或電 流小于該預定值，則表示浮置柵極TY,(m,n+3)所儲存的臨界電壓大于字線WLn+3 所充電的電壓，因此字線WLn+3上的電壓便可逐漸升高直到浮置柵極Tu(m,n+3) 導通為止，如此便可確認儲存于浮置柵極TL,(m,n+3)的臨界電壓與所對應數(shù)據(jù) 值。另外，當字線WLn+3被充電后，若儲存于浮置柵極Tj^m,n+3)的數(shù)據(jù)所對 應的臨界電壓系為低電壓時，則浮置柵極TR,(m，n+3)將會被字線WLw所導通。 此時若當字線所充電的電壓亦導通浮置柵極丁L加,n+"時，被充電的數(shù)據(jù)線DLL 將亦能經(jīng)由浮置柵極TR,(，+3)傳送電流到數(shù)據(jù)線DLR,而此一額外的電流路 徑將能有效地降低兩數(shù)據(jù)線DLr與DLL之間的等效電阻而電流將能變大， 如此更能提升讀取數(shù)據(jù)時的正確性。請參考圖30。圖30為根據(jù)本發(fā)明的一第三實施例說明本發(fā)明讀取存儲 器陣列方法的示意圖。圖30中的相關(guān)元件皆相同于圖28中的元件。于圖30 中，數(shù)據(jù)線DLL將會被充電，而數(shù)據(jù)線DLR將會被用來比較電壓或電流(與 圖28數(shù)據(jù)線DLR用來充電而數(shù)據(jù)線DU用來比較電流不同)。同樣選定要讀 取浮置柵極TR,(m，n.2)所儲存的數(shù)據(jù)，則當浮置柵極Tr加，^)被字線WLn.2導通時，左邊數(shù)據(jù)線DLL上的電流將能經(jīng)由浮置柵極TL,(m,n)、反轉(zhuǎn)層IVLm、浮置柵極TR，(m,n.2),而到達右邊數(shù)據(jù)線DU,然后再比較數(shù)據(jù)線DU上的電壓 或電流以完成讀取數(shù)據(jù)的動作。綜上述，本發(fā)明的讀取存儲器陣列的方法提供使用者正確地讀取儲存于 浮置柵極中的數(shù)據(jù)。此外，在兩條數(shù)據(jù)線間，更多的電流路徑將能使其間的 等效電阻減小，以提高讀取數(shù)據(jù)的準確度。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變 化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種讀取存儲器陣列的方法，該存儲器陣列包含右數(shù)據(jù)線、左數(shù)據(jù)線、列柵極共同耦接的選擇柵極、多個右浮置柵極，其中每個右浮置柵極耦接于對應的選擇柵極與該右數(shù)據(jù)線之間，以及多個左浮置柵極，其中每個左浮置柵極耦接于對應的選擇柵極與該左數(shù)據(jù)線之間，該方法包含開啟該列選擇柵極；預先程式化第一右浮置柵極使其臨界電壓為高電壓與預先程式化第一左浮置柵極使其臨界電壓為低電壓；其中該第一左浮置柵極與該第一右浮置柵極耦接于相同的第一字線；將該右數(shù)據(jù)線的電壓充電至第一預定值；將該第一字線充電至第二預定值，該第二預定值介于該第一右浮置柵極的高臨界電壓與該第一左浮置柵極的低臨界電壓之間；將耦接于第二右浮置柵極的第二字線充電至第三預定值；及比較該左數(shù)據(jù)線的電流與第四預定值的差異。
2. 如權(quán)利要求1所述的方法，另包含預先程式化第三右浮置柵極使其臨 界電壓為低電壓與預先程式化第三左浮置柵極使其臨界電壓為高電壓；其中 該第三左浮置柵極與該第三右浮置柵極耦接于相同的第三字線。
3. —種讀取存儲器陣列的方法，該存儲器陣列包含右數(shù)據(jù)線、左數(shù)據(jù)線、 列柵極共同耦接的選擇柵極、多個右浮置柵極，其中每個右浮置柵極耦接于 對應的選擇柵極與該右數(shù)據(jù)線之間，以及多個左浮置柵極，其中每個左浮置 柵極耦接于對應的選擇柵極與該左數(shù)據(jù)線之間，該方法包含開啟該列選擇4冊才及；預先程式化第一右浮置柵極使其臨界電壓為高電壓與預先程式化第一 左浮置柵極使其臨界電壓為低電壓；其中該第 一左浮置柵極與該第 一右浮置柵極耦接于相同的第 一字線； 將該右數(shù)據(jù)線的電壓充電至第一預定值；將該第一字線充電至第二預定值，該第二預定值介于該第一右浮置柵極 的高臨界電壓與該第一左浮置柵極的低臨界電壓之間；將耦接于第二右浮置柵極的第二字線充電至第三預定值；及 比較該左數(shù)據(jù)線的電壓與第四預定值的差異。
4. 如權(quán)利要求3所述的方法，另包含預先程式化第三右浮置柵極使其臨界電壓為低電壓與預先程式化第三左浮置柵極使其臨界電壓為高電壓；其中該第三左浮置柵極與該第三右浮置柵極耦接于相同的第三字線。
5. —種讀取存儲器陣列的方法，該存儲器陣列包含右凄t據(jù)線、左數(shù)據(jù)線、 列柵極共同耦接的選擇柵極、多個右浮置柵極，其中每個右浮置柵極耦接于 對應的選擇柵極與該右數(shù)據(jù)線之間，以及多個左浮置柵極，其中每個左浮置 柵極耦接于對應的選擇柵極與該左數(shù)據(jù)線之間，該方法包含開啟該列選擇一冊才及；預先程式化第一右浮置柵極使其臨界電壓為高電壓與預先程式化第一 左浮置柵極使其臨界電壓為低電壓；其中該第 一左浮置柵極與該第 一右浮置柵極耦接于相同的第 一字線； 將該左數(shù)據(jù)線的電壓充電至第一預定值；將該第一字線充電至一第二預定值，該第二預定值介于該第一右浮置柵 極的高臨界電壓與該第一左浮置柵極的低臨界電壓之間；將耦接于第二右浮置柵極的第二字線充電至第三預定值；及 比較該右數(shù)據(jù)線的電流或電壓與第四預定值的差異。
6. 如權(quán)利要求5所述的方法，另包含預先程式化第三右浮置柵極使其臨 界電壓為低電壓與預先程式化第三左浮置柵極使其臨界電壓為高電壓；其中 該第三左浮置柵極與該第三右浮置柵極耦接于相同的第三字線。
全文摘要
讀取方法包含開啟該列選擇柵極；預先程式化一第一右浮置柵極使其臨界電壓為一高電壓與預先程式化一第一左浮置柵極使其臨界電壓為一低電壓；將該右數(shù)據(jù)線的電壓充電至一第一預定值；將該第一字線充電至一第二預定值，該第二預定值介于該第一右浮置柵極的高臨界電壓與該第一左浮置柵極的低臨界電壓之間；將一耦接于一第二右浮置柵極的第二字線充電至一第三預定值；及比較該左數(shù)據(jù)線的電流與一第四預定值的差異。
文檔編號G11C16/26GK101236787SQ20071015290
公開日2008年8月6日 申請日期2007年9月21日 優(yōu)先權(quán)日2007年1月31日
發(fā)明者周銘宏, 熊福嘉 申請人:擎泰科技股份有限公司