專利名稱：單端口存儲器實現(xiàn)多端口存儲功能的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種存儲方法以及設(shè)備，特別涉及的是一種利用單端口實現(xiàn) 多端口存儲功能的方法以及裝置。
背景技術(shù)：
存儲器是集成電路中最重要的一個媒體，不但肩負(fù)有指令緩沖的責(zé)任，也同 時兼具儲存、管理、甚至是加速等作用。隨著片上系統(tǒng)和把多種功能集成在單個 芯片上的技術(shù)的出現(xiàn)，現(xiàn)在已有容量越來越大的存儲器與邏輯功能集成在同一芯 片上。集成電路發(fā)展的趨勢要求芯片的集成度越來越高、面積不斷縮小、容量不斷增加。片上系統(tǒng)(SoC)的設(shè)計需求推動了存儲器IP的發(fā)展。目前靜態(tài)存儲器 IP已占據(jù)60%的SoC芯片面積，并且還在不斷增長，節(jié)約存儲器面積并提高其性 能成為設(shè)計者面臨的挑戰(zhàn)。讀寫存儲器按穩(wěn)定性分為靜態(tài)和動態(tài)單元。前者基于正反饋，能穩(wěn)定地存儲 數(shù)據(jù)，它的存取速度很快，在高性能高帶寬要求的領(lǐng)域占主導(dǎo)地位；后者基于電 容電荷，這些電容必須周期性地刷新以彌補(bǔ)泄漏的電荷，面積小，容量大，成本 低。從輸入/輸出結(jié)構(gòu)上看，大多數(shù)存儲單元只有一個端口，為輸入和輸出共享， 請參閱圖l所示，由一個或者多個存儲單元組織成的矩形陣列結(jié)構(gòu)的存儲器，屬 于單接入端口 ，由于大容量存儲模塊的面積主要是由存儲器內(nèi)核的尺寸來決定的， 因此，使基本存儲單元的尺寸盡可能地小非常重要，通常靜態(tài)隨機(jī)存儲器由4-6 只晶體管組成；最廣泛使用的動態(tài)隨機(jī)存儲器是單管DRAM單元構(gòu)成。但是具有較高帶寬要求的存儲器常常具有多個輸入和輸出端口一因而成為多 端口存儲器。針對不同的應(yīng)用市場，RAM產(chǎn)品的技術(shù)發(fā)展已呈現(xiàn)出兩個走向 一個是向高 性能通信網(wǎng)絡(luò)所需的高速器件發(fā)展，另一個是向低功耗性能演變以適應(yīng)便攜式應(yīng) 用的需要。多端口隨機(jī)存儲器的出現(xiàn)為解決高速設(shè)備之間可靠的數(shù)據(jù)交換提供了 一種有效途徑。比如目前存儲器市場上同步雙端口靜態(tài)存儲器普遍采用8個晶體 管的存儲單元，這樣造成最后存儲器面積很大，成本很高。為解決上述問題，本發(fā)明的創(chuàng)作人經(jīng)過長時間的研究和試驗，終于獲得了本 創(chuàng)怍。發(fā)明內(nèi)容本發(fā)明的目的在于，提供一種利用單端口實現(xiàn)多端口存儲功能的方法以及裝 置，實現(xiàn)通過單端口存儲器實現(xiàn)多端口存儲的功能，從而達(dá)到節(jié)約存儲器面積， 提高存儲器性能，同時能降低成本的目的。為實現(xiàn)上迷目的，本發(fā)明采用的技術(shù)方案在于，提供一種用單端口存儲器實現(xiàn)多端口存儲器功能的方法，其包括的步驟為步驟a:對多個外部輸入端口的控制信號進(jìn)行仲裁，賦予其輸入信號先后順序；步驟b:將多個并行輸入的外部端口信號轉(zhuǎn)換成串行輸入，先后傳輸給通用 存儲器的接口電路；步驟c:如果寫信號有效，則在存儲器內(nèi)核進(jìn)行常規(guī)的寫操作； 步驟d:如果讀信號有效，則在存儲器內(nèi)核進(jìn)行常規(guī)的讀操作； 步驟e:根據(jù)仲裁順序，將讀操作后的信號/數(shù)據(jù)輸出到對應(yīng)端口； 步驟f:讀寫過程結(jié)束；較佳的，所述的常規(guī)讀寫過程是以存儲器固有內(nèi)部時鐘頻率進(jìn)行的；較佳的，所述的外部輸入端口輸入的是相互獨立的信號；較佳的，所述的讀寫操作為同步模式或異步模式，其包括外部端口同步， 內(nèi)部存儲器同步的模式；外部端口同步，內(nèi)部存儲器異步的模式；外部端口異步， 內(nèi)部存儲器同步的模式；外部端口異步，內(nèi)部存儲器異步的模式；較佳的，所述的外部端口同步，內(nèi)部存儲器同步的模式以及外部端口同步， 內(nèi)部存儲器異步的模式，其是根據(jù)內(nèi)部時鐘的頻率，對外部時鐘進(jìn)行仲裁操作； 所迷的外部端口異步，內(nèi)部存儲器同步的模式以及外部端口異步，內(nèi)部存儲器異 步的模式，其根據(jù)內(nèi)部時鐘的頻率，對外部的地址信號與讀寫信號進(jìn)行仲裁操作；同時本發(fā)明又提供了一種單端口存儲器實現(xiàn)多端口存儲的裝置，其用以實現(xiàn) 上述的單端口存儲器進(jìn)行多端口存儲的方法，其包括一通用存儲器，其特征在于 還包括至少兩個外部接入端口，每個端口至少包括數(shù)據(jù)端、地址端、片選端以及控制端，實現(xiàn)數(shù)據(jù)的錄入和輸出；并串接口電路，其與所述的外部接入端口相連接，完成對外部數(shù)據(jù)的并串行轉(zhuǎn)換、對所述外部端口的控制信號進(jìn)行仲裁；內(nèi)部存々者單元4矣入端口 ，其將所述的通用存儲器和并串4妄口電3各連4妾在一起， 根據(jù)所述的并串接口電路的處理，將數(shù)據(jù)寫入所述的通用存儲器或從所述的通用存儲器讀取數(shù)據(jù)；較佳的，包括仲裁電路、內(nèi)部時鐘產(chǎn)生電路、輸出控制電路、多路選擇器 以及寄存器組；其中，所述的寄存器組，臨時保存寫入通用存儲器以及從通用存儲器讀出的數(shù)據(jù)信所述的內(nèi)部時鐘產(chǎn)生電路，提供內(nèi)部時鐘信號；所述的仲裁電路，根據(jù)所述的內(nèi)部時鐘信號的頻率，以及外部接入端口控制 端提供的控制信號，為輸入信號進(jìn)行排序，并輸出一選擇信號；所述的多路選擇器，接收所述選擇信號，控制數(shù)據(jù)對通用存儲器的讀寫操作 的順序；所述的輸出控制電路，由所述選擇信號來控制順序地將通用存儲器中的信息 輸出給各外部接入端口 。較佳的，所述的并串接口電路，能實現(xiàn)外部端口同步以及內(nèi)部通用存儲器異步；所述的寄存器組為兩列寄存器、所述的多路選擇器為三組； 所述片選端分別對所述每 一 外部接入端口的數(shù)據(jù)端的數(shù)據(jù)信號、地址端的地 址信號以及控制端的讀寫信號進(jìn)行片選，然后分別與第一列寄存器輸入端口相連 接，并且將每一外部接入端口對應(yīng)的控制端的時鐘信號分別傳輸至上述第一列寄 存器的時鐘端，第一列寄存器的輸出端分別與第二列寄存器的輸入端相連；所迷的內(nèi)部時鐘產(chǎn)生電路的輸出端分別與所述的第二列寄存器的時鐘端相連；初始輸入為控制端的讀寫信號所對應(yīng)第二列存儲器的輸出端與第一多路選擇 器輸入端相連，所述的第一多路選擇器的輸出端與所述通用存儲器的讀寫信號輸 入端口相連；初始輸入端為每個外部接入端口地址端所對應(yīng)第二列寄存器的輸出端與第二多路選擇器輸入端相連，所述的第二多路選擇器的輸出端與所述通用存儲器的地 址端口相連；初始輸入端為每個外部接入端口數(shù)據(jù)端所對應(yīng)第二列寄存器的輸出端與第三 多3各選擇器輸入端相連，所述的第三多if各選擇器的輸出端與所述通用存儲器的數(shù)據(jù)輸入端口相連；每個外部接入端口控制端的時鐘信號以及內(nèi)部時鐘產(chǎn)生電路的時鐘信號分別 傳輸至所述仲裁電路輸入端，所述的仲裁電路的輸出端分別與所述三組多路選擇 器以及輸出控制電路的控制端相連；所述通用存儲器的輸出數(shù)據(jù)端與所述的輸出控制電路的輸入端相連，所述輸 出控制電路的輸出端分別與每個外部接入端口的數(shù)據(jù)端相連，在所述的輸出控制 電路上設(shè)置有使能端，控制輸出數(shù)據(jù)從指定端口輸出；較佳的，所述的并串接口電路，能實現(xiàn)外部端口異步以及內(nèi)部通用存儲器異 步，其中，所述的寄存器組為一寄存器列、所述的多路選擇器為三組； 所述片選端分別對所述每一外部接入端口的數(shù)據(jù)端的數(shù)據(jù)信號、地址端的地 址信號以及控制端的讀寫信號進(jìn)行片選，然后分別與所述寄存器列輸入端口相連初始輸入端為控制端的讀寫信號所對應(yīng)的寄存器的輸出端與第一多路選擇器 輸入端相連，所述的第一多路選擇器的輸出端與所述通用存儲器的讀寫信號輸入 端口相連；初始輸入端來自每個外部接入端口地址端所對應(yīng)的寄存器的輸出端與第二多 路選擇器輸入端相連，所述的第二多路選擇器的輸出端與所述通用存儲器的地址 端口相連；初始輸入端來自每個外部接入端口數(shù)據(jù)端所對應(yīng)的寄存器的輸出端與第三多 路選擇器輸入端相連，所述的第三多路選擇器的輸出端與所述通用存儲器的數(shù)據(jù) 輸入端口相連；每個外部接入端口控制端的地址信號、讀寫信號以及內(nèi)部時鐘產(chǎn)生電路的時 鐘信號分別傳輸至所述仲裁電路輸入端，所述的仲裁電路的輸出端分別與所述三 組多路選擇器以及輸出控制電路的控制端相連；所述通用存儲器的輸出數(shù)據(jù)端與所述的輸出控制電路的輸入端相連，所述輸出控制電路的輸出端分別與每個外部接入端口的數(shù)據(jù)端相連，在所述的輸出控制 電路上設(shè)置有使能端，控制輸出數(shù)據(jù)從指定端口輸出；較佳的，其特征在于，所述的內(nèi)部時鐘產(chǎn)生電路的輸出端與所述的通用存儲器 的時鐘信號端相連，實現(xiàn)了內(nèi)部通用存儲器的同步模式。


圖1為現(xiàn)有的通用單端口隨機(jī)存儲器的結(jié)構(gòu)示意圖； 圖2為本發(fā)明用單端口存儲器實現(xiàn)多端口存儲器功能方法的流程圖； 圖3為本發(fā)明單端口存儲器實現(xiàn)多端口存儲的裝置的結(jié)構(gòu)示意圖； 圖4為本發(fā)明單端口存儲器實現(xiàn)多端口存儲的裝置以雙端口為示例的結(jié)構(gòu)示 意圖；圖5為本發(fā)明單端口存儲器實現(xiàn)多端口存儲的裝置以同步雙端口為示例的時 序圖；圖6為本發(fā)明單端口存儲器實現(xiàn)雙端口存儲的裝置的并串接口電路的結(jié)構(gòu)示 意結(jié)構(gòu)一；圖7為本發(fā)明單端口存儲器實現(xiàn)雙端口存儲的裝置的并串接口電路的結(jié)構(gòu)示 意結(jié)構(gòu)二；圖8為本發(fā)明單端口存儲器實現(xiàn)雙端口存儲的裝置的并串接口電路的結(jié)構(gòu)示 意結(jié)構(gòu)三；圖9為本發(fā)明單端口存儲器實現(xiàn)雙端口存儲的裝置的并串接口電路的結(jié)構(gòu)示 意結(jié)構(gòu)四。
具體實施方式
以下結(jié)合附圖，對本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點作更詳細(xì)的說明。 本發(fā)明利用通用存儲器設(shè)置外圍邏輯處理電路，完成多端口存儲器的功能，請參閱2所示，其為本發(fā)明用單端口存儲器實現(xiàn)多端口存儲器功能方法的流程圖，其包括的步驟為步驟a:對多個外部輸入端口的控制信號進(jìn)行仲裁，賦予其輸入信號先后順序；步驟b:將多個并行輸入的外部端口信號轉(zhuǎn)換成串行輸入，先后傳輸給通用存儲器的接口電路；步驟c:如果寫信號有效，則在存儲器內(nèi)核進(jìn)行常規(guī)的寫操作； 步驟d:如果讀信號有效，則在存儲器內(nèi)核進(jìn)行常規(guī)的讀操作； 步驟e: 4艮據(jù)仲裁順序，將讀操作后的信號/數(shù)據(jù)輸出到對應(yīng)端口 ； 步驟f:讀寫過程結(jié)束；其中，所述的常規(guī)讀寫過程是以通用存儲器固有內(nèi)部時鐘頻率進(jìn)行的；所述 的外部輸入端口輸入的是相互獨立的信號。為實現(xiàn)本發(fā)明關(guān)于用單端口存儲器實現(xiàn)多端口存儲器功能方法，本發(fā)明提出 了一種單端口存儲器實現(xiàn)多端口存儲的裝置，請參閱圖3所示，其為本發(fā)明單端 口存儲器實現(xiàn)多端口存儲的裝置的結(jié)構(gòu)示意圖；其包括一通用存儲器34,還包括 外部接入端口 31,其為至少兩個，所述的每個外部接入端口 31包括數(shù)據(jù)端、 地址端以及控制端，實現(xiàn)數(shù)據(jù)的錄入和輸出；并串接口電路32，其與所述的外部 接入端口 31相連接，完成對外部數(shù)據(jù)的并串行轉(zhuǎn)換以及對多端口控制信號進(jìn)行仲 裁；內(nèi)部存儲單元接入端口 33,其將所述的通用存儲器34和并串接口電路32 連接在一起，根據(jù)所述的并串接口電路32的處理，將數(shù)據(jù)存入所述的通用存儲器 34中；即所述的讀寫操作為同步模式或異步模式，其包括外部端口同步，內(nèi)部 存儲器同步的模式；外部端口同步，內(nèi)部存儲器異步的模式；外部端口異步，內(nèi)部存儲器同步的模式；外部端口異步，內(nèi)部存儲器異步的模式；所述的外部端口 同步，內(nèi)部存儲器同步的模式以及外部端口同步，內(nèi)部存儲器異步的模式，其是 根據(jù)內(nèi)部時鐘的頻率，對外部時鐘進(jìn)行仲裁操作；所述的外部端口異步，內(nèi)部存 儲器同步的模式；外部端口異步，內(nèi)部存儲器異步的模式，其根據(jù)內(nèi)部時鐘的頻 率，對外部的地址信號與讀寫信號進(jìn)行仲裁操作；請參閱圖4所示，其為本發(fā)明單端口存儲器實現(xiàn)多端口存儲的裝置以雙端口 為示例的結(jié)構(gòu)示意圖，其包括一通用存儲器44，左右外部接入端口411、 412,并 串接口電路42以及內(nèi)部存儲單元4矣入端口 43,其中，所述的左右外部4妻入端口 411、 412包括數(shù)據(jù)端4121、 4111，地址端4122、 4112以及控制端4123、 4113， 所述的內(nèi)部存儲單元接入端口 43為地址寫入端口 Addr-IN以及數(shù)據(jù)讀寫端口 Data陽IN。正因為有了并串接口電路42，本發(fā)明的存儲內(nèi)核才可以使用通用存儲器44，它對不同外部4姿入端口 411、 412的控制信號進(jìn)行仲裁，f武予一個先后順序，以通用存儲器44固有的內(nèi)部時鐘頻率進(jìn)行讀寫操作；并且經(jīng)過所述并串接口電路42 的控制能穩(wěn)定地采集數(shù)據(jù)；將多個并行輸入的地址/數(shù)據(jù)經(jīng)過該電路轉(zhuǎn)成串行輸 出，先后送給通用存儲器44進(jìn)行存取操怍。所迷通用存儲器44內(nèi)核近行常規(guī)的 讀寫操作，按順序把數(shù)據(jù)送給并串接口電路42。所述并串接口電路42再將數(shù)據(jù) 分別送給相應(yīng)的外部接入端口 42，完成雙向的數(shù)據(jù)傳輸。作為通用性較強(qiáng)的多端 口存儲器，用戶可以給各端口輸入相互獨立的信號。既可以采用同步模式也可以 異步模式，則端口時鐘會比較靈活。同步模式下，本發(fā)明的多端口存儲器根據(jù)內(nèi) 部時鐘的頻率，對外部時鐘進(jìn)行仲裁操作控制讀寫操作的時序，使用外部時鐘使 時序規(guī)范化可以節(jié)省存取時間和周期時間，因此可以使系統(tǒng)有更高的工作頻率。 使用異步模式可以在對相互獨立的外部端口信號不同的時鐘域內(nèi)執(zhí)行讀寫操作。參閱圖5所示，其為本發(fā)明單端口存儲器實現(xiàn)多端口存儲的裝置以同步雙端 口為示例的時序圖，外圍邏輯處理電路連接外部雙端口信號和內(nèi)部單接入端口信 號。兩端口按照各自的時鐘51、 52來傳輸，以及提供相應(yīng)的讀寫輸入信號54、 55，輸入的時鐘經(jīng)過外圍邏輯處理電路進(jìn)行仲裁，先到的時鐘51被賦予優(yōu)先權(quán)， 經(jīng)過兩個內(nèi)部時鐘周期，按先后順序完成兩端口的存取操作56。存取的數(shù)據(jù)經(jīng)過 外圍邏輯處理電路的轉(zhuǎn)換，分別傳送給相應(yīng)的端口。這就是通常所說的時分復(fù)用 技術(shù)。由于存儲器是用性能和可靠性為代價來換取面積的減小，所以它的設(shè)計特別 依賴于外圍電路設(shè)計以同時恢復(fù)它的速度和電氣的完整性。本發(fā)明的特點在于通 用存儲器本身的基本架構(gòu)不變，最主要還是集中在外部控制電路的設(shè)計。目前存儲器市場廣泛使用的同步雙端口靜態(tài)存儲器是8晶體管的。而利用本 發(fā)明的設(shè)計思想可以使用4-6晶體管的靜態(tài)存儲單元得到同樣的雙端口應(yīng)用的效 果。面積的減小是以外圍的設(shè)計來獲取的，所以整個設(shè)計的關(guān)鍵所在是前述的外 圍邏輯處理電路一并串接口電路。它承擔(dān)了并行串行互轉(zhuǎn)、對多端口控制信號進(jìn) 行仲裁等任務(wù)。綜上可知本發(fā)明的核心結(jié)構(gòu)為并串接口電路，所述的并串接口電路根據(jù)讀寫 操作模式的不同，也具有不同的結(jié)構(gòu)特征，請參閱6所示，其為本發(fā)明以單端口 存儲器實現(xiàn)兩端口存儲的裝置為例的并串接口電if各的結(jié)構(gòu)示意結(jié)構(gòu) 一 ，其對應(yīng)的 是外部端口同步以及內(nèi)部通用存儲器異步，其包括仲裁電路61、內(nèi)部時鐘產(chǎn)生電路62、輸出控制電路65、多路選擇器661、 663、 662以及寄存器組641 、 642; 其中，所述的寄存器組為兩列寄存器、所述的多路選擇器為三組； 所述片選端分別對所迷每 一 外部接入端口的數(shù)據(jù)端的數(shù)據(jù)信號DATDL 、 DATAR，地址端的地址信號ADDL、 ADDR以及控制端的讀寫信號WRL、 WRR 進(jìn)行片選，然后分別與第一列寄存器641中寄存器641、6412、 6413、 6414、 6415、 6416的輸入端口相連接，并且將每一外部4妻入端口對應(yīng)的控制端的時鐘信號 CLKL、 CLKR分別傳輸至上述第一列寄存器641中寄存器64U、 6412、 6413、 6414、 6415、 6416的時鐘端，第一列寄存器641的輸出端分別與第二列寄存器642 的輸入端相連；而第一列寄存器641在外部時鐘CLKL、 CLKR上升沿寄存片選 的某端口信號，CEL、 CER為外部端口片選信號，CEL、 CER有效時外部端口才 能傳輸端口信號；所述的內(nèi)部時鐘產(chǎn)生電路62的輸出端分別與所述的第二列寄存器642的時鐘 端相連；其頻率根據(jù)單端口通用存儲器的時鐘頻率來定，略低于單端口通用存儲 器63的時鐘頻率；初始輸入為控制端的讀寫信號WRL、 WRR所對應(yīng)存儲器6421、 6422的輸出 端與第一多路選擇器661輸入端相連，所述的第一多路選擇器661的輸出端與所 述通用存儲器63的讀寫信號輸入端口 WR相連，由于單端口存儲器63是異步模 式，則直接根據(jù)地址信號ADDR或讀寫信號WR來控制；初始輸入端為每個外部接入端口地址端所對應(yīng)寄存器6423、 6424的輸出端與 第二多路選擇器662輸入端相連，所述的第二多路選擇器662的輸出端與所述通 用存儲器的地址端口 ADDR相連；初始輸入端為每個外部接入端口數(shù)據(jù)端所對應(yīng)寄存器6425、 6426的輸出端與 第三多路選擇器663輸入端相連，所述的第三多路選擇器36的輸出端與所述通用 存儲器的數(shù)據(jù)輸入端口 DIN相連；每個外部接入端口控制端的時鐘信號CLKL、 CLKR以及內(nèi)部時鐘產(chǎn)生電路 的時鐘信號CLK分別傳輸至所述仲裁電路輸入端，所述仲裁電路根據(jù)外部時鐘的 先后順序進(jìn)行排序，按照內(nèi)部時鐘的節(jié)奏給予選擇信號SEL，該信號供所有寄存 的外部信號進(jìn)行多路選擇，所述的仲裁電路的輸出端分別與所述三組多路選擇器 661、 663、 662以及輸出控制電路65的控制端相連；所述通用存儲器的輸出數(shù)據(jù)端DOUT與所述的輸出控制電路65的輸入端相連，所迷輸出控制電路65的輸出端分別與每個外部接入端口的數(shù)據(jù)端相連，根據(jù)選擇信號SEL的控制順序地將通用存儲器63中的信息輸出給各端口 ，在輸出使 能信號OEL、 OER有效的情況下，才能將通用存儲器的輸出數(shù)據(jù)端DOUT的數(shù) 據(jù)傳給相應(yīng)端口 ；請參閱7所示，其為本發(fā)明以單端口存儲器實現(xiàn)雙端口存儲的裝置的并串接 口電路的結(jié)構(gòu)示意結(jié)構(gòu)二，其對應(yīng)外部端口異步以及內(nèi)部通用存儲器異步模式， 其包括仲裁電路71、內(nèi)部時鐘電路72、輸出控制電路75、多路選擇器761、 762、 763以及寄存器組74;其中，所述的寄存器組為一寄存器列、所述的多路選擇器為三組；其不需要上述的 第一列寄存器，所述片選端分別對所述每一外部接入端口的數(shù)據(jù)端的數(shù)據(jù)信號DATDL、 DATAR、地址端的地址信號ADDR、 ADDL以及控制端的讀寫信號WRR、 WRL 進(jìn)行片選，然后分別與所述寄存器741、 742、 743、 744、 745、 746輸入端口相連 接，CEL、 CER為外部端口片選信號，CEL、 CER有效時外部端口才能傳輸端口 信號，所述的內(nèi)部時鐘產(chǎn)生電路72的輸出端分別與所述的寄存器741、 742、 743、 744、 745、 746的時鐘端相連，所述內(nèi)部時鐘產(chǎn)生電路72的頻率根據(jù)單端口存儲 器73的時鐘頻率來定，并且略低于單端口存儲器73的時鐘頻率；初始輸入端為控制端的讀寫信號WRL、 WRR所對應(yīng)的寄存器741、 742的輸 出端與第一多路選擇器761輸入端相連，所述的第一多路選擇器761的輸出端與 所述通用存儲器73的讀寫信號輸入端口 WR相連，由于單端口存儲器73是異步， 則直接根據(jù)地址信號ADDR或讀寫信號WR來控制；初始輸入端來自每個外部接入端口地址端所對應(yīng)的寄存器743、744的輸出端 與第二多路選擇器762輸入端相連，所述的第二多路選擇器762的輸出端與所述 通用存儲器73的地址端口 ADDR相連；初始輸入端來自每個外部接入端口數(shù)據(jù)端所對應(yīng)的寄存器745、 746的輸出端 與第三多路選擇器763輸入端相連，所述的第三多路選擇器763的輸出端與所述 通用存儲器73的凄t據(jù)輸入端口 DIN相連；每個外部接入端口控制端的地址信號ADDL、 ADDR、讀寫信號WRL、 WRR 以及內(nèi)部時鐘產(chǎn)生電路72的時鐘信號CLK分別傳輸至所述仲裁電路71輸入端，所述仲裁電路71根據(jù)外部端口的控制信號ADDL、 ADDR、 WRL、 WRR的先后 順序進(jìn)行排序，按照內(nèi)部時鐘的節(jié)奏產(chǎn)生選擇信號SEL,所說選擇信號SEL供所 有寄存的外部信號進(jìn)行多路選擇，特別需要強(qiáng)調(diào)的是ADDL、 ADDR或者WRL、 WRR任何一個發(fā)生了變化都會立刻進(jìn)行仲裁，所述的仲裁電路71的輸出端分別與所述三組多^各選4奪器761、 762、 763以及 輸出控制電路75的控制端相連，三組多路選擇器761、 762、 763所寄存的多路信 號，根據(jù)選擇信號SEL的控制順序地傳送給單端口存儲器73;;所述通用存儲器73的輸出數(shù)據(jù)端DOUT與所述的輸出控制電路75的輸入端 相連，所述輸出控制電路75的輸出端分別與每個外部接入端口的數(shù)據(jù)端相連，其 根據(jù)選擇信號SEL的控制順序地將通用存儲器中的信息輸出給各端口 ，OEL、OER 為輸出使能信號，OEL、 OER有效的情況下才能將所述通用存儲器73的輸出數(shù) 據(jù)端DOUT的數(shù)據(jù)傳給相應(yīng)端口 ；請參閱8所示，其為本發(fā)明以單端口存儲器實現(xiàn)雙端口存儲的裝置的并串接 口電路的結(jié)構(gòu)示意結(jié)構(gòu)三，其對應(yīng)的是外部端口同步以及內(nèi)部通用存儲器通步模 式，與圖6的區(qū)別僅在于，所述的內(nèi)部時鐘產(chǎn)生電路82的輸出端與所述的通用存 儲器83的時鐘信號端相連，實現(xiàn)了內(nèi)部通用存儲器83的同步模式，也就是第二 列寄存器842把之前的寄存的端口信號以內(nèi)部時鐘的節(jié)奏采集。同樣請參閱圖9所示其為本發(fā)明以單端口存儲器實現(xiàn)雙端口存儲的裝置的并 串接口電路的結(jié)構(gòu)示意結(jié)構(gòu)四，其對應(yīng)的是外部端口異步以及內(nèi)部通用存儲器通 步模式，與圖7的區(qū)別僅在于，所述的內(nèi)部時鐘產(chǎn)生電路92的輸出端與所述的通 用存儲器93的時鐘信號端相連，實現(xiàn)了內(nèi)部通用存儲器的同步模式，也就是第一 列寄存器94把之前的寄存的端口信號以內(nèi)部時鐘的節(jié)奏采集。以上是以雙端口為例進(jìn)行的對四種模式并傳接口電路的結(jié)構(gòu)描述，對于多端 口而言僅僅是將每一片選作用中不同種類的地址信號、數(shù)據(jù)信號、讀寫信號，片 選信號，以及相應(yīng)需要的外部時鐘信號根據(jù)外部端口的個數(shù)增加而已，參照上述 圖6-圖9的結(jié)構(gòu)很容易獲得，這里不再贅述了。采用普通隨機(jī)存儲單元使本發(fā)明具備強(qiáng)大的可移植性。因為外圍的并串接口 電路可以保持不變，只需更替不同容量或型號的存儲單元即可獲得整個存儲器的 升級，降低了更換器件的成本。集成電if各的特征尺寸不斷減小，而集成度、工作頻率不斷提高。這些因素都將導(dǎo)致芯片功耗迅速增加，而功耗增加又將導(dǎo)致芯片散熱的增加和可靠性的下降 因此工業(yè)界對芯片設(shè)計的要求已從單純追求高性能、小面積轉(zhuǎn)入了對性能、面積、 功耗的綜合要求。 一般來說，存儲器的功耗主要來源于陣列本身，外圍電路的工 作功耗相對于其他功耗部分很小。由于集成度加大和運(yùn)行速度提高，功耗問題已 成為芯片能否成功運(yùn)行的關(guān)鍵。眾所周知，晶體管不可避免會有漏電。盡可能地減少存儲單元的晶體管數(shù)量 是降低整個存儲器功耗的有效方法之一。其次器件中預(yù)充電的功耗占整個功耗最大的比例，則字線和位線越多，預(yù)充 電的功耗越大。本發(fā)明最低限度地使用字線和位線，也充分達(dá)到了省電的效果。以上所述僅為本發(fā)明的較佳實施例，對本發(fā)明而言僅僅是說明性的，而非限 制性的。本專業(yè)技術(shù)人員理解，在本發(fā)明權(quán)利要求所限定的精神和范圍內(nèi)可對其 進(jìn)行許多改變，修改，甚至等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1. 一種用單端口存儲器實現(xiàn)多端口存儲器功能的方法，其特征在于，其包括的步驟為步驟a對多個外部輸入端口的控制信號進(jìn)行仲裁，賦予其輸入信號先后順序；步驟b將多個并行輸入的外部端口信號轉(zhuǎn)換成串行輸入，先后傳輸給通用存儲器的接口電路；步驟c如果寫信號有效，則在存儲器內(nèi)核進(jìn)行常規(guī)的寫操作；步驟d如果讀信號有效，則在存儲器內(nèi)核進(jìn)行常規(guī)的讀操作；步驟e根據(jù)仲裁順序，將讀操作后的信號/數(shù)據(jù)輸出到對應(yīng)端口；步驟f讀寫過程結(jié)束。
2、 根據(jù)權(quán)利要求1所述的用單端口存儲器實現(xiàn)多端口存儲器功能的方法，其 特征在于，所述的常規(guī)讀寫過程是以存儲器固有內(nèi)部時鐘頻率進(jìn)行的。
3、 根據(jù)權(quán)利要求2所述的用單端口存儲器實現(xiàn)多端口存儲器功能的方法，其 特征在于，所述的外部輸入端口輸入的是相互獨立的信號。
4、 根據(jù)權(quán)利要求3所述的用單端口存儲器實現(xiàn)多端口存儲器功能的方法， 其特征在于，所述的讀寫操作為同步模式或異步模式，其包括外部端口同步， 內(nèi)部存儲器同步的模式；外部端口同步，內(nèi)部存儲器異步的模式；外部端口異步， 內(nèi)部存儲器同步的模式；外部端口異步，內(nèi)部存儲器異步的模式。
5、 根據(jù)權(quán)利要求4所述的用單端口存儲器實現(xiàn)多端口存儲器功能的方法， 其特征在于，所述的外部端口同步，內(nèi)部存儲器同步的模式以及外部端口同步， 內(nèi)部存儲器異步的模式，其是根據(jù)內(nèi)部時鐘的頻率，對外部時鐘進(jìn)行仲裁操作； 所述的外部端口異步，內(nèi)部存儲器同步的模式以及外部端口異步，內(nèi)部存儲器異 步的模式，其根據(jù)內(nèi)部時鐘的頻率，對外部的地址信號與讀寫信號進(jìn)行仲裁操作。
6、 一種單端口存儲器實現(xiàn)多端口存儲的裝置，其用以實現(xiàn)上述的單端口存儲 器進(jìn)行多端口存儲的方法，其包括一通用存儲器，其特征在于還包括至少兩個外部接入端口，每個端口至少包括數(shù)據(jù)端、地址端、片選端以及 控制端，實現(xiàn)數(shù)據(jù)的錄入和輸出；并串接口電路，其與所述的外部接入端口相連接，完成對外部數(shù)據(jù)的并串行 轉(zhuǎn)換、對所述外部端口的控制信號進(jìn)行仲裁；內(nèi)部存儲單元接入端口 ，其4夸所迷的通用存儲器和并串4妻口電^各連4妻在一起， 根據(jù)所述的并串接口電路的處理，將數(shù)據(jù)寫入所述的通用存儲器或從所述的通用 存儲器讀取數(shù)據(jù)。
7、 根據(jù)權(quán)利要求6所述的羊端口存儲器實現(xiàn)多端口存儲的裝置，其特征在于， 所述的并串接口電路，包括仲裁電路、內(nèi)部時鐘產(chǎn)生電路、輸出控制電路、多路選擇器以及寄存器組；其中，所迷的寄存器組，臨時保存寫入通用存儲器以及從通用存儲器讀出的數(shù)據(jù)信號；所迷的內(nèi)部時鐘產(chǎn)生電路，提供內(nèi)部時鐘信號；所述的仲裁電路，根據(jù)所迷的內(nèi)部時鐘信號的頻率，以及外部接入端口控制 端提供的控制信號，為輸入信號進(jìn)行排序，并輸出一選擇信號；所述的多路選擇器，接收所述選擇信號，控制數(shù)據(jù)對通用存儲器的讀寫操作 的順序；所述的輸出控制電路，由所述選擇信號來控制順序地將通用存儲器中的信息 輸出給各外部接入端口 。
8、 根據(jù)權(quán)利要求7所述的單端口存儲器實現(xiàn)多端口存儲的裝置，其特征在于， 所迷的并串接口電路，能實現(xiàn)外部端口同步以及內(nèi)部通用存儲器異步，所述的寄存器組為兩列寄存器、所述的多路選擇器為至少三組； 所迷片選端分別對所述每一外部接入端口的數(shù)據(jù)端的lt據(jù)信號、地址端的地 址信號以及控制端的讀寫信號進(jìn)行片選，然后分別與第一列寄存器輸入端口相連 接，并且將每一外部接入端口對應(yīng)的控制端的時鐘信號分別傳輸至上述第一列寄 存器的時鐘端，第一列寄存器的輸出端分別與第二列寄存器的輸入端相連；所述的內(nèi)部時鐘產(chǎn)生電路的輸出端分別與所述的第二列寄存器的時鐘端相連；初始輸入為控制端的讀寫信號所對應(yīng)第二列存儲器的輸出端與第 一 多路選擇 器輸入端相連，所述的第一多路選擇器的輸出端與所述通用存儲器的讀寫信號輸 入端口相連；初始輸入端為每個外部接入端口地址端所對應(yīng)第二列寄存器的輸出端與第二 多路選擇器輸入端相連，所迷的第二多路選擇器的輸出端與所述通用存儲器的地址端口相連；初始輸入端為每個外部接入端口數(shù)據(jù)端所對應(yīng)第二列寄存器的輸出端與第三 多路選擇器輸入端相連，所述的第三多路選擇器的輸出端與所述通用存儲器的數(shù)據(jù)輸入端口相連；每'卜外部接入端口控制端的時鐘信號以及內(nèi)部時鐘產(chǎn)生電路的時鐘信號分別 傳輸至所述仲裁電路輸入端，所述的仲裁電路的輸出端分別與所述至少三組多路 選擇器以及輸出控制電路的控制端相連；所述通用存儲器的輸出數(shù)據(jù)端與所述的輸出控制電路的輸入端相連，所述輸 出控制電路的輸出端分別與每個外部接入端口的數(shù)據(jù)端相連，在所述的輸出控制 電路上設(shè)置有使能端，控制輸出數(shù)據(jù)從指定端口輸出。
9、根據(jù)權(quán)利要求7所述的單端口存儲器實現(xiàn)多端口存儲的裝置，其特征在于， 所述的并串接口電路，能實現(xiàn)外部端口異步以及內(nèi)部通用存儲器異步，其中，所述的寄存器組為一寄存器列、所述的多路選擇器為至少三組；所述片選端分別對所述每一外部接入端口的數(shù)據(jù)端的數(shù)據(jù)信號、地址端的地 址信號以及控制端的讀寫信號進(jìn)行片選，然后分別與所述寄存器列輸入端口相連初始輸入端為控制端的讀寫信號所對應(yīng)的寄存器的輸出端與第一多路選擇器 輸入端相連，所述的第一多路選擇器的輸出端與所述通用存儲器的讀寫信號輸入 端口相連；初始輸入端來自每個外部接入端口地址端所對應(yīng)的寄存器的輸出端與第二多 路選擇器輸入端相連，所述的第二多路選擇器的輸出端與所述通用存儲器的地址 端口相連；初始輸入端來自每個外部接入端口數(shù)據(jù)端所對應(yīng)的寄存器的輸出端與第三多 路選擇器輸入端相連，所述的第三多路選擇器的輸出端與所述通用存儲器的數(shù)據(jù) 輸入端口相連；每個外部接入端口控制端的地址信號、讀寫信號以及內(nèi)部時鐘產(chǎn)生電路的時 鐘信號分別傳輸至所述仲裁電路輸入端，所述的仲裁電路的輸出端分別與所述三 組多路選擇器以及輸出控制電路的控制端相連；所述通用存儲器的輸出數(shù)據(jù)端與所述的輸出控制電路的輸入端相連，所述輸 出控制電路的輸出端分別與每個外部接入端口的數(shù)據(jù)端相連，在所述的輸出控制 電路上設(shè)置有使能端，控制輸出數(shù)據(jù)從指定端口輸出。v
10、根據(jù)權(quán)利要求8或9所述的單端口存儲器實現(xiàn)多端口存儲的裝置，其特征 在于，所述的內(nèi)部時鐘產(chǎn)生電路的輸出端與所述的通用存儲器的時鐘信號端相連， 實現(xiàn)了內(nèi)部通用存儲器的同步模式。
全文摘要
本發(fā)明為一種單端口存儲器實現(xiàn)多端口存儲功能的裝置和方法，其包括一通用存儲器，還包括至少兩個外部接入端口，每個端口至少包括數(shù)據(jù)端、地址端、片選端以及控制端，實現(xiàn)數(shù)據(jù)的錄入和輸出；并串接口電路，其與所述的外部接入端口相連接，完成對外部數(shù)據(jù)的并串行轉(zhuǎn)換、對所述外部端口的控制信號進(jìn)行仲裁；內(nèi)部存儲單元接入端口，其將所述的通用存儲器和并串接口電路連接在一起，根據(jù)所述的并串接口電路的處理，將數(shù)據(jù)寫入所述的通用存儲器或從所述的通用存儲器讀取數(shù)據(jù)，從而達(dá)到實現(xiàn)通過單端口存儲器實現(xiàn)多端口存儲的功能，從而達(dá)到節(jié)約存儲器面積，提高存儲器性能，同時能降低成本的目的。
文檔編號G11C7/00GK101236774SQ20071006345
公開日2008年8月6日 申請日期2007年2月1日 優(yōu)先權(quán)日2007年2月1日
發(fā)明者朱一明 申請人:北京芯技佳易微電子科技有限公司