專利名稱：可實現(xiàn)雙端口存儲功能的存儲裝置與相關方法
技術領域：
本發(fā)明涉及一種可實現(xiàn)雙端口存儲功能的存儲裝置與相關方法，特別是涉及一種能在一時鐘周期中觸發(fā)單端口存儲陣列先后分別進行讀取/寫入而實現(xiàn)雙端口存儲功能的存儲裝置與相關方法。
背景技術：
在現(xiàn)代化的信息社會中，各種數(shù)據(jù)、文件、數(shù)據(jù)及影音訊息都能以電子訊號(尤其是數(shù)字電子訊號)的形式來快速地處理、傳播、管理及儲存，而各式各樣用來傳輸電子訊號、管理電子數(shù)據(jù)的電子電路也就成為現(xiàn)代信息廠商研發(fā)的重點。其中，能同步進行數(shù)據(jù)讀取/寫入的雙端口存儲裝置就具有廣泛的用途。在時鐘的觸發(fā)下，雙端口存儲裝置能同步接收數(shù)據(jù)讀取及寫入的指令，并在同一時鐘周期中完成數(shù)據(jù)讀取及寫入；也就是說，在將給定數(shù)據(jù)寫入至存儲裝置中某個地址的同時，還能將儲存于另一個地址的數(shù)據(jù)讀出。
雙端口存儲裝置能同時讀寫的特性使得雙端口存儲裝置能方便地用來實現(xiàn)各種進行序列管理的緩存器，像是先入先出(FIFO，first-in-first-out)緩存器，也能在數(shù)據(jù)傳輸路徑上中實現(xiàn)出緩沖器等等，其用途十分廣泛。
然而，在現(xiàn)有技術中，雙端口同步存儲裝置是以成本較高、布局面積較大的雙端口存儲陣列(也就是雙端口靜態(tài)隨機存取存儲器，two-port staticrandom access memory)來實現(xiàn)的。在雙端口存儲陣列中，每個用來存儲一位數(shù)據(jù)的存儲單元(cell)均需設有兩個存取端口，各個存取端口都要設置特定的存取控制晶體管。而雙端口存儲陣列中也要設置兩個獨立的數(shù)據(jù)傳輸線路；各數(shù)據(jù)傳輸線路分別經(jīng)由各個存儲單元的一個存取端口連接于各個存儲單元。當雙端口同步存儲裝置要同步進行讀取以及寫入時，利用存儲單元的寫入端口進行寫入，而利用存儲單元的讀取端口進行讀取。
雖然上述的現(xiàn)有雙端口存儲陣列確能實現(xiàn)雙端口存儲裝置的雙端口存儲功能，但由于雙端口存儲器中每個存儲單元都要設置兩個存取端口及對應的存取控制晶體管，也使得雙端口存儲單元所占用的布局面積較大，電路結構較為復雜，設計、生產(chǎn)制造的時間與成本也相對較高，不利于雙端口存儲裝置的普及運用。

發(fā)明內(nèi)容
本發(fā)明提供一種可實現(xiàn)雙端口存儲功能的裝置，此裝置設有一控制模塊及一單端口存儲陣列。控制模塊用來提供一預充電訊號以及一致能訊號，以操控單端口存儲陣列的運作。其中預充電訊號以及致能訊號于一個時鐘周期內(nèi)致能兩次用以存取該單端口存儲陣列。
本發(fā)明還提供一種單端口存儲陣列同步讀取與寫入的方法，包含有根據(jù)一時鐘訊號產(chǎn)生一預充電訊號以及一致能訊號；其中預充電訊號以及致能訊號于該時鐘訊號一時鐘周期的前半周期以及后半周期致能用以讀取以及寫入單端口存儲陣列。
綜上所述，本發(fā)明可以利用低成本、布局面積小的單端口存儲單元/單端口存儲陣列來實現(xiàn)雙端口存儲裝置所需具備的各種雙端口存儲功能，節(jié)省使用雙端口存儲單元的布局面積與成本，使雙端口存儲裝置的優(yōu)點更能被普遍運用。


圖1為一雙端口存儲裝置的示意圖。
圖2A與2B為雙端口存儲單元與單端口存儲單元的電路示意圖。
圖3為本發(fā)明雙端口存儲裝置的示意圖。
圖4為圖3中控制模塊的電路示意圖。
圖5為圖4中主控電路相關訊號的波形時序示意圖。
圖6為圖4中讀取時鐘電路/寫入時鐘電路相關訊號的波形時序示意圖。
圖7為圖4中寫入閘除電路相關訊號的波形時序示意圖。
圖8為圖4中整合電路相關訊號的波形時序示意圖。
附圖符號說明10、20雙端口存儲裝置12、22存儲陣列24控制模塊 28整合電路30主控電路 32讀取時鐘電路
34寫入時鐘電路36寫入閘除電路Bf 緩沖器Ad與門Or 或門 T0周期Xr 異或門D0-D3延遲器F1-F2觸發(fā)器 Nr或非門Inv 反相器 C1-C3 時鐘周期rd、wr、WAD、RAD、MDI、MDO、pre0、en0、PRE、EN、pre、en、SApre、wg訊號Ba-Ba′、B-B′、Bb′ 位線CK、wck、rck、CKd、CKdd、CKddd時鐘訊號M1-M4、M 晶體管Wa、Wb、W字符線具體實施方式
請先參考圖1；圖1示意一個以雙端口存儲陣列12所實現(xiàn)的雙端口存儲裝置10。雙端口存儲裝置10可受控于寫入致能訊號wr、讀取致能訊號rd與時鐘CK，以根據(jù)訊號WAD、RAD中的寫入地址、讀取地址而將訊號MDI中的待寫入數(shù)據(jù)寫入至雙端口存儲陣列12，并將雙端口存儲陣列12中的待讀取數(shù)據(jù)輸出于訊號MDO中。為實現(xiàn)雙端口存儲裝置的功能，雙端口存儲陣列12中是由多條字符線、位線將多個雙端口存儲單元連接為存儲陣列，而雙端口存儲裝置10則可用訊號pre0及en0來觸發(fā)雙端口存儲陣列12的運作。其中，訊號pre0為一位線預充電訊號，用來觸發(fā)雙端口存儲陣列12，使雙端口存儲陣列12能對其位線進行預充電，準備進行數(shù)據(jù)存??；而訊號en0則為一字符線致能訊號，其可觸發(fā)雙端口存儲陣列12進行字符線的致能，導通字符在線各存儲單元對位線的連接。
為了在同一時鐘周期中同步完成數(shù)據(jù)的讀取與寫入，雙端口存儲裝置10必須采用具有雙端口存儲單元的雙端口存儲陣列12。
圖2A所示為雙端口存儲陣列12中各雙端口存儲單元的電路，其是以可記錄1位數(shù)據(jù)的兩個反相器形成存儲核心，兩個受控于字符線Wa的晶體管M1、M2形成一存取端口，控制此存儲核心對位線Ba/Ba’的連接，另兩個晶體管M3、M4則形成另一存取端口，受控于字符線Wb以控制存儲核心對位線Bb的連接。如前述，由于雙端口存儲單元中具有雙存取端口，故由雙端口存儲單元形成的雙端口存儲陣列就可在某一時間內(nèi)同時讀取某存儲單元并對另外的存儲單元進行寫入。也因此，不論雙端口存儲裝置10是否需要在同一時鐘周期中同步進行讀取與寫入，雙端口存儲陣列12在同一時鐘中僅需進行一次存取運作即可完成讀取與寫入。
不過，由于雙端口存儲單元的電路較為復雜，其成本較高，占用的布局面積也較大。如圖2A所示，在雙端口存儲單元中，雙反相器形成的存儲核心需用4個晶體管實現(xiàn)，另外還要加上雙存取端口上的4個晶體管M1至M4，總共需要至少8個晶體管才能實現(xiàn)一個雙端口存儲單元。也因此，雙端口存儲單元占用的布局面積勢必較大。當要以較多的雙端口存儲單元實現(xiàn)出一個存儲容量較大的雙端口存儲陣列時，其所需的布局面積當然也就相當可觀。
圖2B中所示的單端口存儲單元具有較小的布局面積。單端口存儲單元是以雙反相器形成可記錄一位數(shù)據(jù)的存儲核心，兩個受控于字符線W的晶體管M形成單一存取端口以控制存儲核心對位線B/B’的連接。相對于雙端口存儲單元中所需的8個晶體管，單端口存儲單元僅需6個晶體管就能實現(xiàn)，故單端口存儲單元占用的布局面積較小。連帶地，以單端口存儲單元形成的單端口存儲陣列當然也只需占用較小的布局面積，其電路架構較為簡單，成本也較低。但現(xiàn)有單端口存儲陣列無法實現(xiàn)同時存取的目的，因此本發(fā)明提供一種利用單端口存儲單元形成的單端口存儲陣列來實現(xiàn)雙端口存儲裝置的功能，包括在同一時鐘周期中同步完成數(shù)據(jù)讀取/寫入的功能。
圖3為本發(fā)明以一單端口存儲陣列22來實現(xiàn)一存儲裝置20的功能方塊示意圖。本發(fā)明的存儲裝置20能在時鐘CK的觸發(fā)之下讀取致能訊號rd、寫入致能訊號wr，以根據(jù)訊號WAD、RAD攜載的地址而將訊號MDI中的數(shù)據(jù)寫入單端口存儲陣列22及/或將單端口存儲陣列22中的數(shù)據(jù)讀取輸出至訊號MDO?；旧希捎趩味丝诖鎯卧袃H有單一存取端口，故單端口存儲陣列22在同一時間只能進行讀取或寫入其中之一，不能兩者同時進行。也因此，本發(fā)明存儲裝置20中特別增設有一控制模塊24，使得單端口存儲陣列22可在同一時鐘周期中的不同時刻先后分兩次分別進行讀取與寫入(譬如說是在前半周期進行讀取，后半周期進行寫入)，這樣就如同雙端口存儲陣列能在同一時鐘周期中完成數(shù)據(jù)的讀取與寫入。
本發(fā)明控制模塊24內(nèi)可設有下列電路一主控電路30、一讀取時鐘電路32、一寫入時鐘電路34、一寫入閘除電路36及一整合電路28。主控電路30可根據(jù)時鐘CK提供各控制訊號，譬如一前預充電訊號PRE或是一前致能訊號EN；而單端口存儲陣列22就可依據(jù)這些控制訊號的觸發(fā)與否，而在同一時鐘周期的不同時間區(qū)段分別進行數(shù)據(jù)讀取及寫入。
在本發(fā)明中，主控電路30使得前預充電訊號PRE以及前致能訊號EN在一個周期內(nèi)致能兩次，藉此使得單一存儲陣列20可在一個周期內(nèi)同時被讀取以及寫入，以達到雙端口存儲裝置的功能。
此外，存儲裝置20會根據(jù)讀取致能訊號rd/寫入致能訊號wr是否被致能而判斷是否要同步進行讀取與寫入。在本發(fā)明的控制模塊24中，讀取時鐘電路32、寫入時鐘電路34及寫入閘除電路36就是根據(jù)讀取致能訊號rd/寫入致能訊號wr而分別提供相關的讀取時鐘rck、寫入時鐘wck與寫入閘除訊號wg，使整合電路28利用這些時鐘/訊號來提供對應于讀取致能訊號rd以及寫入致能訊號wr的預充電訊號pre、致能訊號en以及感測放大器預充電訊號SApre用以控制單端口存儲陣列22的運作。
如圖3所示，讀取時鐘電路32可根據(jù)讀取致能訊號rd與時鐘CK而提供讀取時鐘訊號rck當讀取致能訊號rd致能時，讀取時鐘電路32會使讀取時鐘rck維持于致能狀態(tài)(例如讀取時鐘rck和時鐘CK同步)；當讀取致能訊號rd為失能時，讀取時鐘電路32就會使讀取時鐘訊號rck維持于失能狀態(tài)(例如在一時鐘周期中皆維持為低電平)。同理，寫入時鐘電路34則可根據(jù)寫入致能訊號wr與時鐘CK而提供寫入時鐘訊號wck當寫入致能訊號wr致能/失能時，寫入時鐘電路34就會使寫入時鐘訊號wck分別維持于致能狀態(tài)/失能狀態(tài)。另外，寫入閘除電路36可根據(jù)寫入致能訊號wr與時鐘訊號CK而提供一寫入閘除訊號wg；當寫入致能訊號wr致能時，寫入閘除電路36可使寫入閘除訊號wg維持于致能狀態(tài)(例如在時鐘周期的前半周期維持于低電平，在后半周期則致能為高電平)；當寫入致能訊號wr為失能時，寫入閘除電路36可使寫入閘除訊號wg維持于失能狀態(tài)(例如在時鐘周期中持續(xù)為低電平)。
利用寫入時鐘訊號wck、讀取時鐘訊號rck、寫入閘除訊號wg，整合電路28就可提供對應的預充電訊號pre、感測放大器預充電訊號SApre與致能訊號en而控制單端口存儲陣列22的運作。
舉例來說，當讀取時鐘訊號rck與寫入閘除訊號wg皆為致能狀態(tài)時，整合電路28使單端口存儲陣列22在同一時鐘周期中的不同時間被觸發(fā)以分別進行讀取及寫入的動作，亦即預充電訊號pre以及致能訊號en會在一個周期中進行兩次「預充電-致能」。同樣地，假設當讀取時鐘訊號rck為致能狀態(tài)，而寫入閘除訊號wg為失能狀態(tài)時，代表存儲裝置20僅需進行數(shù)據(jù)讀取。在此情況下，整合電路28使得訊號pre、SApre以及en在一時鐘周期中的前半周期觸發(fā)單端口存儲陣列22進行讀取。換句話說，預充電訊號pre以及致能訊號en只會在前半周期觸發(fā)單端口存儲陣列22進行單一的「預充電-致能」以進行數(shù)據(jù)讀取。同理，當讀取時鐘rck為失能狀態(tài)，而寫入閘除時鐘wg為致能狀態(tài)時，代表雙端口存儲裝置20僅需進行數(shù)據(jù)寫入。此時，整合電路28使得訊號pre、SApre以及en在一時鐘周期中之后半周期觸發(fā)單端口存儲陣列22進行寫入。如此一來，本發(fā)明就能以單端口存儲陣列22來實現(xiàn)雙端口存儲裝置的功能。
為進一步更詳細地說明本發(fā)明的實施情形，請繼續(xù)參考圖4；延續(xù)圖3，圖4進一步示意了本發(fā)明控制模塊24的一實施例。
如圖4所示，本發(fā)明主控電路30是將時鐘為失能狀態(tài)CK延遲后進行邏輯運算以提供各對應的預充電訊號PRE以及致能EN。如圖4所示，本發(fā)明主控電路30中可設緩沖器Bf以增強時鐘CK的驅動力，并設有串連的三級延遲器D1～D3。第一延遲器D1可將時鐘訊號CK延遲而產(chǎn)生一第一延遲時鐘CKd；第二延遲器D2可將第一延遲時鐘CKd延遲而產(chǎn)生一第二延遲時鐘CKdd；第三延遲器D3則可將第二延遲時鐘CKdd延遲而產(chǎn)生一第三延遲時鐘CKddd。利用時鐘訊號CK、第一延遲時鐘CKd、第二延遲時鐘CKdd及第三延遲時鐘CKddd相互邏輯運算的結果，主控電路24就可提供預充電訊號PRE以及致能EN。
舉例來說，將時鐘CK與第三延遲時鐘CKddd以異或門Xr進行異或運算，就可得到前預充電訊號(pre-charge)PRE。將第一延遲時鐘CKd與第二延遲時鐘CKdd以另一異或門Xr進行異或運算就可以得到前致能訊號(enable)EN。
圖5示意主控電路30在運作時各相關訊號的波形時序，其橫軸為時間。
如圖5所示，根據(jù)時鐘CK與第三延遲時鐘CKddd異運算所得到的前預充電訊號PRE可在一時鐘周期中以兩次的低電平觸發(fā)兩次預充電。當前預充電訊號PRE維持為高電平而不觸發(fā)預充電時，依據(jù)第一延遲時鐘CKd與第二延遲時鐘Ckdd異運算所得到的前致能訊號EN則在一時鐘周期中觸發(fā)兩次。以這兩個訊號PRE/EN為基礎，單端口存儲陣列22就可在同一時鐘周期中先后進行兩次的「預充電-致能」，而在同一時鐘周期中先后完成數(shù)據(jù)的讀取與寫入。
此外，主控電路30提供的主要控制訊號PRE/EN還可依據(jù)讀取致能訊號rd與寫入致能訊號wr做進一步進行整合。亦即依據(jù)讀取時鐘電路32、寫入時鐘電路34與寫入閘除電路36所提供的讀取時鐘rck、寫入時鐘wck及寫入閘除訊號wg進行訊號的整合。
如圖4所示，本發(fā)明的讀取時鐘電路32可利用一延遲器D0來延遲讀取致能訊號rd，觸發(fā)器F1所實現(xiàn)的鎖存電路在時鐘訊號CK的觸發(fā)下對延遲的讀取致能訊號rd進行取樣/鎖存，再由與門Ad對觸發(fā)器F1的輸出與時鐘訊號CK作與運算，而得到讀取時鐘訊號rck。
圖6示意讀取時鐘電路32/寫入時鐘電路34的相關訊號的波形時序，其橫軸為時間。如圖6所示，若讀取致能訊號rd在一時鐘周期觸發(fā)前先被致能至(高電平)，觸發(fā)器F1在時鐘訊號CK的升緣觸發(fā)取樣延遲后的讀取致能訊號rd而得到高電平的輸出，再經(jīng)過與門Ad的運算之后，使得讀取時鐘rck在該時鐘周期中與時鐘訊號CK呈現(xiàn)同步的狀態(tài)。反之，若讀取致能訊號rd在對應時鐘周期前觸發(fā)未先被致能至高電平而維持于低電平，觸發(fā)器F1在時鐘訊號CK的升緣觸發(fā)之后就會取樣到低電平，經(jīng)過與門Ad的運算之后，使得讀取時鐘訊號rck維持于低電平而呈現(xiàn)失能狀態(tài)。在圖6的例子中，假設讀取致能訊號rd在時鐘周期C1、C2觸發(fā)前為致能，而在時鐘周期C3觸發(fā)前為失能，讀取時鐘電路32產(chǎn)生的讀取時鐘訊號rck就會在時鐘周期C1、C2中呈現(xiàn)致能狀態(tài)，在時鐘周期C3中呈現(xiàn)失能狀態(tài)。
依據(jù)相同的原理及電路架構，寫入時鐘電路34則根據(jù)寫入致能訊號wr與時鐘訊號CK產(chǎn)生寫入時鐘訊號wck。像在圖6的例子中，寫入致能訊號wr在時鐘周期C1、C3觸發(fā)前致能而在時鐘周期C2觸發(fā)前失能，故寫入時鐘訊號wck也就會在時鐘周期C1、C3中呈現(xiàn)致能狀態(tài)，在時鐘周期C2中呈現(xiàn)失能狀態(tài)。
至于寫入閘除電路36，如圖4所示，是以一觸發(fā)器F2來取樣延遲后的寫入致能訊號wrd，將觸發(fā)器F2的輸出以反相器Inv反相，或非門Nr將反相器Inv的輸出和時鐘訊號CK作或非運算，其結果即為寫入閘除訊號wg。
圖7示意寫入閘除電路36運作時相關訊號的波形時序，其橫軸為時間。類似于寫入時鐘電路34，在寫入致能訊號wr為致能的時鐘周期C1、C3，寫入閘除電路36亦將寫入閘除訊號wg維持于致能狀態(tài)。稍有不同的是，寫入閘除訊號wg的致能狀態(tài)是在時鐘周期的前半周期為低電平，后半周期為高電平。而在寫入致能訊號wr未致能的時鐘周期C2，寫入閘除訊號wg則維持于低電平而呈現(xiàn)失能狀態(tài)。
利用上述的寫入時鐘wck、讀取時鐘訊號rck與寫入閘除訊號wg，本發(fā)明的整合電路28就能根據(jù)存取需求，而產(chǎn)生對應的預充電訊號pre、感測放大器預充電訊號SApre與致能訊號en。如圖4所示，本發(fā)明整合電路28可用一與門Ad將前預充電訊號PRE與讀取時鐘訊號rck作與運算，以得到感測放大器預充電訊號SApre；而根據(jù)此感測放大器預充電訊號SApre，單端口存儲陣列22即可判斷是否要對感測放大器(圖中未顯示)進行預充電以準備進行數(shù)據(jù)的讀取。另一與門Ad可將前預充電訊號PRE與寫入閘除訊號wg作與(及)運算，而一或門Qr則可對前預充電訊號PRE/讀取時鐘訊號rck的與運算結果與前預充電訊號PRE/寫入閘除訊號wg的與運算結果進行或運算，以得到對應的預充電訊號pre，以指示單端口存儲陣列22是否要進行位線的預充電。前致能訊號EN/讀取時鐘訊號rck的與運算結果與前致能訊號EN/寫入閘除訊號wg的與運算結果可由另一或門進行或運算，以得到對應的致能訊號en；而此致能訊號en可控制控單端口存儲陣列22是否要致能其字符線而進行數(shù)據(jù)存取。
圖8即是整合電路28在運作時各相關訊號的波形時序示意圖，其橫軸為時間。如圖8所示，在時鐘周期C1觸發(fā)前，由于讀取致能訊號rd/寫入致能訊號wr均被致能，代表雙端口存儲裝置20應在此一時鐘周期C1中進行數(shù)據(jù)讀取與寫入。單端口存儲陣列22能在此一時鐘周期C1中分兩次分別進行數(shù)據(jù)的讀取與寫入。等此一時鐘周期C1結束，單端口存儲陣列22也就完成了數(shù)據(jù)的讀取與寫入，而本發(fā)明就能藉此實現(xiàn)雙端口存儲裝置所具備的同步讀取/寫入功能。
相對地，若在時鐘周期C2觸發(fā)前，僅讀取致能訊號rd被致能，代表雙端口存儲裝置20僅需在此時鐘周期中進行數(shù)據(jù)的讀取。因此，在此一時鐘周期C2中，讀取時鐘rck為致能，而寫入閘除訊號wg失能，因此產(chǎn)生對應讀取致能訊號rd的預充電訊號pre以及致能訊號en，如此，訊號SApre/pre/en就只會使單端口存儲陣列22在時鐘周期C2的前半周期完成一循環(huán)的「預充電-致能」而進行單一的數(shù)據(jù)讀取。
同理，在時鐘周期C3觸發(fā)前，僅寫入致能訊號wr被致能時，雙端口存儲裝置20在此時鐘周期中僅需進行數(shù)據(jù)寫入。在此一時鐘周期C3中，讀取時鐘訊號rck失能而寫入閘除訊號wg為致能，因此產(chǎn)生對應寫入致能訊號wr的預充電訊號pre以及致能訊號en，如此在時鐘周期C3中，訊號SApre/pre/en就會使單端口存儲陣列22在后半周期完成一循環(huán)的「預充電-致能」而進行單一的數(shù)據(jù)寫入。
總的來說，本發(fā)明可根據(jù)時鐘CK的各延遲訊號與相互邏輯運算的結果來衍生出各種基礎控制訊號，以控制單端口存儲陣列在同一時鐘周期中完成同步的讀取/寫入需求。相較于現(xiàn)有技術，本發(fā)明可利用低成本、布局小的單端口存儲陣列來完整實現(xiàn)雙端口存儲裝置的所應具備的各種功能，故本發(fā)明能有效減少雙端口存儲裝置的成本與布局面積，讓雙端口存儲裝置的優(yōu)點能被普遍運用。本發(fā)明尤其適合用來實現(xiàn)大容量的雙端口存儲裝置，因為大容量代表存儲單元數(shù)量比較多，而本發(fā)明節(jié)省布局面積的效益也就會越明顯。本發(fā)明中的各相關電路/模塊均可用其它具有相同功能的等效電路來實現(xiàn)，不限于圖3/圖4所示的實施例。譬如，與門可用與非門串連反相器而實現(xiàn)等等。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明的權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種同步讀取與寫入的存儲裝置，該存儲裝置包含一控制模塊，根據(jù)一時鐘訊號產(chǎn)生一預充電訊號以及一致能訊號；以及一單端口存儲陣列，包含多個存儲單元；其中該單端口存儲陣列可根據(jù)該預充電訊號以及該致能訊號于該時鐘訊號的同一個時鐘周期內(nèi)被存取。
2.如權利要求1所述的存儲裝置，其中該預充電訊號以及該致能訊號于該時鐘訊號的一個時鐘周期內(nèi)觸發(fā)兩次，使得該單端口存儲陣列進行兩次預充電-致能，用以于同一個時鐘周期中讀取與寫入該單端口存儲陣列；若于一時鐘周期中只需要讀取或寫入該單端口存儲陣列，則使得該預充電訊號以及該致能訊號于該時鐘周期間致能一次。
3.如權利要求1所述的存儲裝置，其中該控制模塊包含一主控電路，接收該時鐘訊號用以產(chǎn)生多個延遲時鐘訊號，并根據(jù)該時鐘訊號與多個該延遲時鐘訊號的邏輯運算以產(chǎn)生該預充電訊號以及該致能訊號。
4.如權利要求3所述的存儲裝置，其中該主控電路包含一第一延遲電路，延遲該時鐘訊號以產(chǎn)生一第一延遲訊號；一第二延遲電路，延遲該第一延遲訊號以產(chǎn)生一第二延遲訊號；以及一第三延遲電路，延遲該第二延遲訊號以產(chǎn)生一第三延遲訊號；其中該主控電路還包含有一緩沖器，連結至該第一延遲電路，用以緩沖該時鐘訊號。
5.如權利要求4所述的存儲裝置，其中該預充電訊號為該時鐘訊號與該第三延遲時鐘訊號間邏輯異或運算的結果，該致能訊號為該第一延遲訊號與該第二延遲時鐘訊號間邏輯異或運算的結果。
6.如權利要求1所述的存儲裝置，其中該控制模塊還包含一讀取時鐘電路，接收該時鐘訊號與一讀取致能訊號，以產(chǎn)生一讀取時鐘訊號；一寫入時鐘電路，接收該時鐘訊號與一寫入致能訊號，以產(chǎn)生一寫入時鐘訊號；一寫入閘除電路，接收該時鐘訊號與該寫入致能訊號，以產(chǎn)生一寫入閘除訊號；以及一整合電路，用以分別邏輯運算該預充電訊號、該致能訊號、該讀取時鐘訊號以及該寫入閘除訊號，以產(chǎn)生對應該讀取致能訊號的該預充電訊號以及該致能訊號用以對該單端口存儲陣列進行讀??；以及產(chǎn)生對應該寫入致能訊號的該預充電訊號以及該致能訊號用以對該單端口存儲陣列進行寫入；其中該讀取時鐘訊號與該寫入時鐘訊號的相位與該時鐘訊號一致，該寫入閘除訊號的相位與該時鐘訊號相反。
7.如權利要求6所述的存儲裝置，其中該讀取時鐘電路包含有；一延遲器，一觸發(fā)器以及一與門；其中該延遲器延遲該讀取致能訊號用以產(chǎn)生一延遲讀取致能訊號，該觸發(fā)器根據(jù)該時鐘訊號取樣該延遲讀取致能訊號，該與門對取樣后的該延遲讀取致能訊號以及該時鐘訊號進行邏輯與運算以產(chǎn)生該讀取時鐘訊號。
8.如權利要求6所述的存儲裝置，其中該寫入時鐘電路包含有；一延遲器，一第一觸發(fā)器以及一與門；其中該延遲器延遲該寫入致能訊號用以產(chǎn)生一延遲寫入致能訊號，該觸發(fā)器根據(jù)該時鐘訊號取樣該延遲寫入致能訊號，該與門對取樣后的該延遲寫入致能訊號以及該時鐘訊號進行邏輯與運算以產(chǎn)生該寫入時鐘訊號。
9.如權利要求8所述的存儲裝置，其中該寫入閘除電路包含有；一第二觸發(fā)器，一反相器以及一或非門；其中該第二觸發(fā)器根據(jù)該時鐘訊號取樣該延遲寫入致能訊號，該反相器反相取樣后的該延遲寫入致能訊號，該或非門對反相后的該延遲寫入致能訊號以及該時鐘訊號進行邏輯或非運算以產(chǎn)生該寫入閘除訊號。
10.如權利要求6所述的存儲裝置，其中該整合電路包含有一第一與門，一第二與門，一第三與門，以第四與門，一第一或門以及一第二或門；其中該第一與門對該讀取時鐘訊號以及該預充電訊號進行邏輯與運算用以產(chǎn)生一感測放大器預充電訊號；該第二與門，對該寫入閘除訊號以及該預充電訊號進行邏輯或運算，該第一或門將運算結果與該感測放大器預充電訊號進行邏輯或運算以產(chǎn)生對應該讀取致能訊號以及該寫入致能訊號的該預充電訊號；其中該第三或門以及該第四或門分別將該讀取時鐘訊號以及該寫入閘除訊號與該致能訊號進行邏輯與運算，該第二或門對該運算的結果進行邏輯或運算以產(chǎn)生對應該讀取致能訊號以及該寫入致能訊號的該致能訊號。
11.如權利要求10所述的存儲裝置，其中對應該讀取致能訊號的該預充電訊號以及該致能訊號于該時鐘訊號的前半周期致能，用以控制對該單部存儲陣列進行讀??；對應該寫入致能訊號的該預充電訊號以及該致能訊號于該時鐘訊號之后半周期致能，用以控制對該單端口存儲陣列進行寫入。
12.一種單端口存儲陣列同步讀取與寫入的方法，包含有根據(jù)一時鐘訊號產(chǎn)生一預充電訊號以及一致能訊號；其中該預充電訊號以及該致能訊號于該時鐘訊號一時鐘周期內(nèi)致能至少一次用以讀取以及寫入該單端口存儲陣列。
13.如權利要求12所述的單端口存儲陣列同步讀取與寫入方法，其中該方法還包含延遲該時鐘訊號以產(chǎn)生一第一延遲時鐘訊號；延遲該第一延遲時鐘訊號以產(chǎn)生一第二延遲時鐘訊號；以及延遲該第二延遲時鐘訊號以產(chǎn)生一第三延遲時鐘訊號；其中將該時鐘訊號以及該第三延遲時鐘訊號進行邏輯異或運算以產(chǎn)生該預充電訊號，該第一延遲時鐘訊號以及該第二延遲時鐘訊號進行邏輯異或運算以產(chǎn)生該致能訊號。
14.如權利要求12所述的單端口存儲陣列同步讀取與寫入方法，還包含根據(jù)一讀取致能訊號產(chǎn)生一讀取時鐘訊號，根據(jù)該讀取時鐘訊號產(chǎn)生對應該讀取致能訊號的該預充電訊號以及該致能訊號，且該預充電訊號以及該致能訊號于該時鐘訊號的前半周期致能，用以控制對該單端口存儲陣列進行讀取，其中該讀取時鐘訊號的相位與該時鐘訊號一致；以及根據(jù)該預充電訊號以及該讀取時鐘訊號以產(chǎn)生一感測放大器預充電訊號。
15.如權利要求12所述的單端口存儲陣列同步讀取與寫入方法，還包含根據(jù)一寫入致能訊號產(chǎn)生一寫入時鐘訊號以及一寫入閘除訊號，并根據(jù)該寫入閘除訊號產(chǎn)生對應該寫入致能訊號的該預充電訊號以及該致能訊號，且該預充電訊號以及該致能訊號于該時鐘訊號之后半周期致能，用以控制對該單端口存儲陣列進行寫入，其中該寫入時鐘訊號的相位與該時鐘訊號一致，該寫入閘除訊號的相位與該時鐘訊號相反。
16.如權利要求12所述的單端口存儲陣列同步讀取與寫入方法，其中于該時鐘訊號同一個周期的前半周期進行該單端口存儲陣列的讀取，于該時鐘訊號同一個周期之后半周期進行該單端口存儲陣列的寫入。
17.如權利要求12所述的單端口存儲陣列同步讀取與寫入方法，其中若于一時鐘周期中只需要讀取或寫入該單端口存儲陣列，則使得該預充電訊號以及該致能訊號于該時鐘周期間致能一次。
全文摘要
本發(fā)明提供一種可同步存取單端口存儲陣列的存儲裝置與相關方法，使其可在一時鐘周期內(nèi)同時完成讀取及寫入運作，因此可以布局面積較小、成本較低的單端口存儲陣列來實現(xiàn)雙端口存儲功能。
文檔編號G11C7/00GK1963944SQ20061014355
公開日2007年5月16日 申請日期2006年11月13日 優(yōu)先權日2006年11月13日
發(fā)明者賴建宏 申請人:威盛電子股份有限公司