專利名稱：半導(dǎo)體存儲器、存儲系統(tǒng)和半導(dǎo)體存儲器的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及自動執(zhí)行刷新操作的半導(dǎo)體存儲器。
背景技術(shù)：
諸如偽SRAM之類的半導(dǎo)體存儲器在內(nèi)部自動地生成刷新請求以執(zhí)行刷新操作，同時系統(tǒng)對此沒有察覺。在這種半導(dǎo)體存儲器中，考慮到外部存取請求與內(nèi)部刷新請求之間的沖突，將作為外部存取請求的最小供應(yīng)間隔的存取周期(定時規(guī)范)設(shè)為長于存取操作實(shí)際所需的時間。這樣允許在存取操作之間插入刷新操作。
另一方面，諸如DRAM之類的半導(dǎo)體存儲器在可執(zhí)行存取操作的正常操作模式期間除了需要接收存取請求之外還需要接收刷新請求。另外，諸如DRAM之類的半導(dǎo)體存儲器具有自刷新模式，在該模式中不執(zhí)行存取操作并且僅自動執(zhí)行內(nèi)部刷新操作。
日本未審查的專利申請公開號平7-226077和日本未審查的專利申請公開號2005-203092描述了下述方法，在所述方法中從外部接收指示待刷新的存儲體(bank)的地址和指示待存取的存儲體的地址并且對不同的存儲體執(zhí)行刷新操作和存取操作。日本未審查的專利申請公開號平10-134569描述了下述方法，在所述方法中從外部指定對之不執(zhí)行存取操作的存儲體并且僅將被指定的存儲體轉(zhuǎn)換為自刷新模式。
在上述偽SRAM中，通過設(shè)定長的存取周期，可順序執(zhí)行沖突的刷新操作和存取操作。然而，為了改善可靠性，以較之存取操作更高的優(yōu)先級執(zhí)行刷新操作。因此，例如在讀操作中，將從提供讀命令到輸出讀數(shù)據(jù)的存取時間設(shè)得較長。
在上述DRAM中，為了避免存取操作與刷新操作之間的沖突，從DRAM的外部指定待刷新的存儲體。即在DRAM的外部執(zhí)行避免存取操作與刷新操作之間的沖突的控制。
在傳統(tǒng)上，未提出過在內(nèi)部自動生成刷新請求并且其中存取操作和刷新操作可能彼此沖突的半導(dǎo)體存儲器中不將存取周期和存取時間設(shè)得較長的用于避免存取操作與刷新操作之間的沖突的方法。

發(fā)明內(nèi)容
本發(fā)明的一個目的是在自動執(zhí)行刷新操作的半導(dǎo)體存儲器中縮短存取周期。
響應(yīng)于外部提供的存取請求，半導(dǎo)體存儲器執(zhí)行存取操作，在該存取操作中將數(shù)據(jù)輸入到多個存儲塊(memory block)之一或?qū)?shù)據(jù)從多個存儲塊之一輸出。在這時，響應(yīng)于存取請求，存儲控制單元在存儲塊之一上執(zhí)行存取操作并且在沒有執(zhí)行存取操作的存儲塊中的至少一個上執(zhí)行刷新操作。
具體而言，當(dāng)與沒有執(zhí)行存取操作的存儲塊相對應(yīng)的刷新保持電路保持刷新請求時，響應(yīng)于存取請求，在存儲塊上執(zhí)行存取操作并且在與保持刷新請求的刷新保持電路相對應(yīng)的存儲塊上執(zhí)行刷新操作。這使得可以在存取操作的執(zhí)行期間執(zhí)行刷新操作而在存取操作與刷新操作之間沒有任何沖突。結(jié)果，可以縮短存取周期，這可以改善數(shù)據(jù)傳輸速率。
例如，可以通過使用與公共定時信號同步的存取控制信號在存儲塊上同時執(zhí)行存取操作和刷新操作，來將刷新操作隱藏在存取操作之后。結(jié)果，可以僅依靠存取操作的執(zhí)行時間來設(shè)定存取周期和存取時間，而不考慮刷新操作的執(zhí)行時間。
當(dāng)保持刷新請求的刷新保持電路接收新的刷新請求時，半導(dǎo)體存儲器將外部重疊信號輸出給控制器?？刂破黜憫?yīng)于該外部重疊信號而輸出虛(dummy)存取請求。響應(yīng)于該虛存取請求，半導(dǎo)體存儲器的塊控制電路對與重疊保持刷新請求的刷新保持電路相對應(yīng)的存儲塊執(zhí)行刷新操作。這使得在長時間內(nèi)不可執(zhí)行對應(yīng)于刷新請求的刷新操作的情況下，可以臨時地暫緩存取周期以執(zhí)行刷新操作。結(jié)果，可以防止在半導(dǎo)體存儲器中保持的數(shù)據(jù)的丟失，從而改善了半導(dǎo)體存儲器的可靠性。
被外部重疊信號通知了刷新請求已經(jīng)重疊的事實(shí)，控制器就可以正確地識別半導(dǎo)體存儲器的內(nèi)部狀態(tài)，并且可以存取半導(dǎo)體存儲器而不造成其任何故障?？蛇@樣設(shè)置，即在輸出外部重疊信號之后在半導(dǎo)體存儲器的內(nèi)部生成虛存取請求，以在與重疊保持刷新請求的刷新保持電路相對應(yīng)的存儲塊上執(zhí)行刷新操作。這樣可以簡化由控制器進(jìn)行的控制。
根據(jù)本發(fā)明，可以在自動執(zhí)行刷新操作的半導(dǎo)體存儲器中縮短存取周期。


當(dāng)結(jié)合附圖閱讀下列具體實(shí)施方式
時，本發(fā)明的性質(zhì)、原理和用途將變得更加清楚，在附圖中相似的部件通過相同的標(biāo)號來指明，其中圖1是示出了本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲器的框圖；圖2是示出了圖1的基本部分的細(xì)節(jié)的框圖；圖3是示出了根據(jù)第一實(shí)施例的存儲系統(tǒng)的總體的框圖；圖4是示出了根據(jù)第一實(shí)施例的半導(dǎo)體存儲器的操作的示例的說明圖；圖5是示出了根據(jù)第一實(shí)施例的半導(dǎo)體存儲器的操作的示例的另一個說明圖；圖6是示出了根據(jù)第一實(shí)施例的半導(dǎo)體存儲器的操作的示例的另一個說明圖；圖7是示出了本發(fā)明的第二實(shí)施例的半導(dǎo)體存儲器的框圖；圖8是示出了本發(fā)明的第三實(shí)施例的半導(dǎo)體存儲器的基本部分的框圖；圖9是示出了本發(fā)明的第四實(shí)施例的半導(dǎo)體存儲器的基本部分的框圖；圖10是示出了本發(fā)明的第五實(shí)施例的刷新分配電路的框圖；圖11是示出了本發(fā)明的第六實(shí)施例的半導(dǎo)體存儲器的基本部分的框圖；圖12是示出了本發(fā)明的第七實(shí)施例的半導(dǎo)體存儲器的框圖；
圖13是示出了應(yīng)用了本發(fā)明的SDRAM的示例的框圖；圖14是示出了應(yīng)用了本發(fā)明的RAM的操作的時序圖；圖15是示出了應(yīng)用了本發(fā)明的存儲系統(tǒng)的另一個示例的框圖。
具體實(shí)施例方式
現(xiàn)在參照附圖來描述本發(fā)明的優(yōu)選實(shí)施例。在附圖中，粗信號線表示多個信號線。被連接到粗線的框的一部分是由多個電路組成的。信號傳輸所通過的信號線是由等于該信號名稱的符號表示的。附圖中的雙重圈表示外部端子。
圖1示出了本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲器。半導(dǎo)體存儲器MEM例如是偽SRAM。偽SRAM具有DRAM的存儲單元和與SRAM的輸入/輸出接口相同的輸入/輸出接口。偽SRAM在內(nèi)部自動地執(zhí)行存儲單元的刷新操作。
存儲器MEM包括命令輸入單元10、刷新請求生成單元20、地址輸入單元30、數(shù)據(jù)輸入/輸出單元32、重疊輸出單元34、操作控制單元40、定時控制單元80，以及具有存儲塊1-16的存儲核心90。與存儲塊MBLK1-16相對應(yīng)地形成控制單元40，以控制存儲塊MBLK 1-16的操作。存儲器MEM和CPU組成稍后將描述的圖3所示的存儲系統(tǒng)。
命令輸入單元10接收被提供給命令端CMD的存取命令CMD，以將接收到的存取命令CMD作為內(nèi)部命令I(lǐng)CMD輸出給塊控制電路50。在本實(shí)施例中，將讀命令、寫命令和虛命令DMY(虛存取請求)作為存取命令CMD提供給命令輸入單元10。讀命令是用于對稍后描述的存儲塊MBLK之一執(zhí)行讀操作(存取操作)以從該存儲塊MBLK讀取數(shù)據(jù)的存取請求。寫命令是用于對存儲塊MBLK之一執(zhí)行寫操作(存取操作)以將數(shù)據(jù)寫入該存儲塊MBLK的存取請求。虛命令DMY是伴隨無存取操作的命令。
刷新請求生成單元20具有刷新定時器22和刷新分配電路24。刷新定時器22以預(yù)定周期生成刷新請求RREQ(內(nèi)部存取命令)。刷新分配電路24將刷新請求RREQ輸出到操作控制單元40之一，以對存儲塊MBLK之一執(zhí)行刷新操作。刷新分配電路24每當(dāng)接收到刷新請求RREQ時，就將該刷新請求RREQ的目的地轉(zhuǎn)換為下一個操作控制單元40。當(dāng)刷新請求RREQ被輸出16次時，操作控制單元40中的每一個接收刷新請求一次。
地址輸入單元30接收被提供到地址端AD的外部地址AD，以將接收到的外部地址AD輸出到操作控制單元40和存儲核心90。外部地址AD是由用于選擇字線WL的行地址RAD(高位地址)和用于選擇位線BL的列地址CAD(低位地址)組成的。行地址RAD包括用于識別存儲塊MBLK 1-16的塊地址。將行地址RAD和列地址CAD同時提供給地址端AD。
數(shù)據(jù)輸入/輸出單元32將在讀操作期間經(jīng)由數(shù)據(jù)總線DB從存儲核心90輸出到數(shù)據(jù)輸入/輸出單元32的讀數(shù)據(jù)輸出到數(shù)據(jù)端DT，并且將在寫操作期間在數(shù)據(jù)端DT處接收到的寫數(shù)據(jù)經(jīng)由數(shù)據(jù)總線DB輸出到存儲核心90。數(shù)據(jù)端DT是為讀數(shù)據(jù)和寫數(shù)據(jù)所共用的端子，并且例如包括8位。
重疊輸出單元34響應(yīng)于從操作控制單元40中的任一個輸出的重疊信號OVLP0的激活而激活外部重疊信號OVLP。重疊信號OVLP0、OVLP的激活電平/非激活電平是高邏輯電平/低邏輯電平。將在稍后描述的圖2中描述重疊信號OVLP0、OVLP。
每個操作控制單元40都具有塊控制電路50、刷新保持電路60，以及重疊檢測電路70。當(dāng)接收到刷新請求RREQ時，刷新保持電路60保持該刷新請求RREQ，并在保持刷新請求RREQ的同時使刷新使能信號REN保持有效。當(dāng)接收到復(fù)位信號RST時，刷新保持電路60響應(yīng)于該復(fù)位信號RST而取消所保持的刷新請求RREQ并將刷新使能信號REN置為無效。這樣可以防止對應(yīng)于完成的刷新操作的刷新請求RREQ積累在刷新保持電路60中，這可以防止存儲器MEM的故障。
重疊檢測電路70對刷新保持電路60的狀態(tài)進(jìn)行監(jiān)視，并且當(dāng)檢測到有新的刷新請求RREQ被提供給保持刷新請求RREQ的刷新保持電路60時輸出重疊信號OVLP0。
塊控制電路50響應(yīng)于內(nèi)部存取命令I(lǐng)CMD而對存儲塊MBLK執(zhí)行存取操作(讀操作或者寫操作)，并且當(dāng)與沒有執(zhí)行存取操作的存儲塊MBLK相對應(yīng)的刷新保持電路60使刷新使能信號REN保持有效時，塊控制電路50對對應(yīng)的存儲塊MBLK之一執(zhí)行刷新操作。就是說，當(dāng)刷新保持電路60保持刷新請求RREQ時，對應(yīng)的沒有執(zhí)行存取操作的存儲塊MBLK之一與存取操作同步地執(zhí)行刷新操作。
更具體地說，執(zhí)行存取操作的塊控制電路50輸出用于對存儲塊MBLK執(zhí)行讀操作或?qū)懖僮鞯牟僮骺刂菩盘朇NT和用于選擇存儲塊MBLK中的字線WL之一的內(nèi)部行地址信號IRAD。執(zhí)行刷新操作的塊控制電路50輸出用于對存儲塊MBLK執(zhí)行刷新操作的操作控制信號CNT和用于選擇存儲塊MBLK中的字線WL之一的內(nèi)部行地址信號IRAD。這里，因?yàn)榘凑沾鎯KMBLK1-16分別形成塊控制電路50，所以內(nèi)部行地址信號IRAD不包括塊地址。
刷新請求生成單元20和操作控制單元40起存儲控制單元的作用，該存儲控制單元響應(yīng)于存取命令CMD(存取請求)而對存儲塊MBLK之一執(zhí)行存取操作，并且還對沒有執(zhí)行存取操作的存儲塊MBLK中的至少一個執(zhí)行刷新操作。
定時控制單元80輸出用于確定從塊控制電路50輸出的操作控制信號CNT的生成定時的定時信號TIM。定時信號TIM是為所有的塊控制電路50所共用的信號。因此，執(zhí)行存取操作的塊控制電路50和執(zhí)行刷新操作的塊控制電路50以相同的定時輸出操作控制信號CNT。換言之，存取操作(讀操作或者寫操作)和刷新操作彼此同步地執(zhí)行。這樣可以將刷新操作隱藏在存取操作之后。結(jié)果，可以僅依靠存取操作的執(zhí)行時間來設(shè)定存取周期和存取時間，而不用考慮刷新操作的執(zhí)行時間，這較之傳統(tǒng)的偽SRAM可以縮短存取周期和存取時間。
存儲核心90具有行地址譯碼器RDEC、列地址譯碼器CDEC、讀放大器(read amplifier)RA、寫放大器WA、感測放大器(sense amplifier)SA，以及存儲塊MBLK1-16。存儲塊MBLK1-16中的每一個都具有動態(tài)存儲單元MC，以及連接到存儲單元MC的字線WL和位線BL。行地址譯碼器RDEC、列地址譯碼器CDEC、讀放大器RA和寫放大器WA是為所有存儲塊MBLK 1-16所共用的電路塊。感測放大器SA被布置在彼此鄰接的一對存儲塊MBLK之間并在存儲塊MBLK1、MBLK16的外側(cè)上。位于存儲塊MBLK之間的感測放大器SA為這些存儲塊MBLK所共用。因此，彼此鄰接的存儲塊MBLK(例如MBLK2和MBLK3)不能同時地操作。通過塊控制電路50選擇要操作的存儲塊MBLK。在讀操作之時，讀放大器RA對通過感測放大器SA放大并經(jīng)由未示出的列開關(guān)輸出的讀數(shù)據(jù)進(jìn)行放大。在寫操作之時，寫放大器WA放大經(jīng)由數(shù)據(jù)總線DB提供的寫數(shù)據(jù)，以將寫數(shù)據(jù)提供給位線BL。
圖2示出了圖1的基本部分的細(xì)節(jié)。刷新分配電路24具有串聯(lián)連接并分別對應(yīng)于存儲塊MBLK 1-16的16個存儲級。末級(final stage)STG的輸出連接到初級(initial stage)STG的輸入。當(dāng)在通電時對存儲器MEM進(jìn)行初始化時，將存儲級STG之一的存儲狀態(tài)設(shè)為高邏輯電平，并且將其他存儲級的存儲狀態(tài)設(shè)為低邏輯電平。保持高邏輯電平的存儲級STG輸出刷新請求RREQ。同步于從刷新定時器22輸出的刷新請求RREQ(觸發(fā)信號)，將保持高邏輯電平的存儲級STG的存儲狀態(tài)移動到鄰接的存儲級STG(附圖中的下側(cè))。就是說，刷新分配電路24起移位寄存器的作用，該移位寄存器響應(yīng)于從刷新定時器22輸出的刷新請求RREQ而執(zhí)行移位操作。每當(dāng)刷新分配電路24接收到從刷新定時器22輸出的16個刷新請求RREQ之一時，每個存儲級STG就輸出刷新請求RREQ一次。
每個刷新保持電路60都保持從對應(yīng)的存儲級STG輸出的刷新請求RREQ。每個塊控制電路50都具有刷新控制電路54和存取控制電路56。按照存儲塊MBLK1-16以存儲塊MBLK1-16的布置方向(附圖中的垂直方向)來布置多個由塊控制電路50和刷新保持電路60組成的對(操作控制單元40)。刷新分配電路24按刷新保持電路60的布置次序?qū)⑺⑿抡埱驲REQ連續(xù)地輸出到刷新保持電路60，所述刷新保持電路60是按布置方向成一直線設(shè)置的。這樣使得可以用簡單的移位寄存器來配置刷新分配電路24。
刷新控制電路54將刷新起始信號RSTRT輸出給對應(yīng)的存取控制電路56，以對對應(yīng)的存儲塊MBLK執(zhí)行刷新操作，如果該存儲塊MBLK不鄰接于被執(zhí)行存取操作(讀操作或者寫操作)的存儲塊MBLK的話。這樣可以防止被執(zhí)行存取操作的存儲塊MBLK和被執(zhí)行刷新操作的存儲塊MBLK在感測放大器SA中彼此沖突。
可以從接收刷新使能信號REN的刷新控制電路54輸出刷新起始信號RSTRT。當(dāng)多個刷新控制電路54正在接收刷新使能信號REN時，它們輸出刷新起始信號RSTRT的次序?qū)?yīng)于它們接收刷新使能信號REN的次序。換言之，刷新控制電路54根據(jù)刷新保持電路60保持刷新請求RREQ的次序來決定存儲塊MBLK經(jīng)歷刷新操作的次序。為了該目的，刷新控制電路54互相監(jiān)視其接收刷新使能信號REN的次序。
即使在多個刷新保持電路60保持刷新請求RREQ的情況下，也僅從刷新控制電路54之一輸出刷新起始信號RSTRT。因此，同步于存取操作僅為存儲塊MBLK之一執(zhí)行刷新操作。通過將同時操作的存儲塊MBLK的數(shù)目設(shè)為二，較之同步于存取操作對多個存儲塊MBLK執(zhí)行刷新操作的情況可以降低操作電流。結(jié)果，可以將電源線的線寬降為最小，這可以防止存儲器MEM的芯片尺寸的增大。
如上所述，刷新控制電路54起到刷新次序控制電路的作用，該刷新次序控制電路在多個刷新保持電路60保持刷新請求RREQ時決定執(zhí)行刷新操作的次序(優(yōu)先級順序)。這使得能夠有效執(zhí)行刷新操作和存取操作而其間沒有任何沖突。將在稍后描述的圖4到圖6中詳細(xì)描述所起到的刷新次序控制電路的作用。
另外，刷新控制電路54起刷新保留電路的作用，該刷新保留電路在與鄰接于執(zhí)行存取操作的存儲塊MBLK的存儲塊MBLK相對應(yīng)的刷新保持電路60保持刷新請求RREQ時，保留對應(yīng)于所保持刷新請求的刷新操作的執(zhí)行。這樣可以防止同一個感測放大器SA被同時用于存取操作和刷新操作，這可以防止存儲器MEM的故障。將在稍后描述的圖4到圖6中詳細(xì)描述所起到刷新保留電路的作用。
每個存取控制電路56都具有用于生成刷新地址的刷新地址計(jì)數(shù)器58，該刷新地址指示出被執(zhí)行刷新操作的字線WL。刷新地址計(jì)數(shù)器58每當(dāng)接收到刷新起始信號RSTRT就執(zhí)行計(jì)數(shù)操作，以更新刷新地址。存取控制電路56在將要執(zhí)行存取操作時輸出行地址RAD作為內(nèi)部行地址IRAD，同時在將要執(zhí)行存取操作時輸出由刷新地址計(jì)數(shù)器58生成的刷新地址作為內(nèi)部行地址IRAD。與存取控制電路56相對應(yīng)地形成刷新地址計(jì)數(shù)器58，使得可以對存儲塊MBLK1-16中的任意一個執(zhí)行不同刷新地址的刷新操作。結(jié)果，可以使塊控制電路50對刷新操作的控制變得簡單。
在本實(shí)施例的存儲器MEM中，將存取周期的規(guī)格設(shè)計(jì)為比對存儲塊MBLK中的每一個執(zhí)行一次存取操作所用的存取操作時間與對存儲塊MBLK中的每一個執(zhí)行一次刷新操作所用的刷新操作時間的和更短，所述存取周期是存取請求的最小供應(yīng)間隔。因此不能在存取周期之內(nèi)分開執(zhí)行刷新操作和存取操作。然而，存儲器MEM能夠同步于存取請求對互不相同的存儲塊MBLK同時執(zhí)行存取操作和刷新操作。因此，執(zhí)行了刷新操作和存取操作兩者的情況下的存取周期和存取操作時間等于執(zhí)行了存取操作而沒有執(zhí)行刷新操作的情況下的存取周期和存取操作時間。結(jié)果，可以使存取周期和存取操作時間較之傳統(tǒng)偽SRAM的存取周期和存取操作時間更短。
圖3示出了根據(jù)第一實(shí)施例的存儲系統(tǒng)的總體圖。在該實(shí)施例中，將存儲系統(tǒng)形成為集成在硅襯底上的系統(tǒng)級封裝(system-in-package)SIP。該SIP具有圖1所示的存儲器MEM、閃存FLASH、存取閃存FLASH的存儲控制器MCNT，以及控制整個系統(tǒng)的CPU。CPU、存儲器MEM和存儲控制器MCNT經(jīng)由系統(tǒng)總線SBUS相互連接。
CPU將存取命令CMD、外部地址AD和寫數(shù)據(jù)DT輸出以便對存儲器MEM進(jìn)行存取，并且從存儲器MEM接收讀數(shù)據(jù)DT。CPU具有虛請求輸出電路DMYOUT，該虛請求輸出電路在接收到來自存儲器MEM的激活的重疊信號OVLP時將存取命令CMD(讀命令或者寫命令)暫緩一個存取周期提供給存儲器MEM，并且輸出虛命令DMY作為存取命令CMD。接收到虛命令DMY的存儲器MEM不執(zhí)行存取操作，而是僅對與重疊保持刷新請求RREQ的刷新保持電路60相對應(yīng)的存儲塊MBLK執(zhí)行刷新操作。
圖4-圖6示出了根據(jù)第一實(shí)施例的半導(dǎo)體存儲器MEM的操作的示例。在狀態(tài)ST1、ST2...ST13-2中的每一個中，“REF”列中的“1”指示出與存儲塊MBLK 1-16中的每一個相對應(yīng)的刷新保持電路60保持了刷新請求RREQ。“REF”列中的加圈的“1”指示出同步于存取操作(讀操作或者寫操作)執(zhí)行刷新操作?！癛EF”列中的加下劃線的“1”指示出最近所保持的刷新請求?！癆CS”列中的加圈的“1”指示出將存取請求(讀請求或者寫請求)提供給對應(yīng)的存儲塊MBLK 1-16并且執(zhí)行存取操作。
在實(shí)際的存儲系統(tǒng)中，諸如存取存儲器MEM的CPU這樣的控制器能夠在刷新請求的生成周期期間大約提供100次存取請求。在附圖所示的兩個狀態(tài)ST之間的周期期間提供了許多未伴隨刷新請求的存取請求。因此，與保持在刷新保持電路60中的刷新請求相對應(yīng)的刷新操作的執(zhí)行與在下一個刷新請求生成之前提供的存取操作相同步的可能性很高。然而，為了更容易地理解本發(fā)明，將在以相同比例生成存取請求和刷新請求的假定之上給出對圖4-6的描述。
首先，在狀態(tài)ST1中，生成對存儲塊MBLK1的刷新請求并提供對存儲塊MBLK4的存取請求。對應(yīng)于存儲塊MBLK1的刷新控制電路54基于其他刷新控制電路54與行地址信號RAD的狀態(tài)來確認(rèn)對存儲塊MBLK1和與存儲塊MBLK1鄰接的存儲塊MBLK2既未提供刷新請求也未提供存取請求，并且判斷其可以執(zhí)行刷新操作。然后，對應(yīng)于存儲塊MBLK1的刷新控制電路54輸出刷新起始信號RSTRT。結(jié)果，同步于對存儲塊MBLK4的存取操作來執(zhí)行對存儲塊MBLK1的刷新操作。因?yàn)閳?zhí)行了刷新操作，所以把在對應(yīng)的刷新保持電路60中保持的刷新請求取消。注意到，通過將刷新操作的起始定時設(shè)為與存取操作的起始定時稍微地不同，可以減少同時開始操作的電路的數(shù)目，這可以降低存儲器MEM的峰值電流。
在狀態(tài)ST2中，在對應(yīng)于被執(zhí)行存取操作的存儲塊MBLK2的刷新保持電路60中保持刷新請求。對應(yīng)于存儲塊MBLK2的刷新控制電路54基于其他刷新控制電路54與行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供對存儲塊MBLK2的存取請求并且判斷其不能執(zhí)行刷新操作。因此，對應(yīng)于存儲塊MBLK2的刷新控制電路54禁止刷新起始信號RSTRT的輸出。結(jié)果，保留對存儲塊MBLK2的刷新操作，并且僅執(zhí)行對存儲塊MBLK2的存取操作。
在狀態(tài)ST3中，新生成了對存儲塊MBLK3的刷新請求并且提供了對存儲塊MBLK9的存取請求。對應(yīng)于存儲塊MBLK3的刷新控制電路54基于其他刷新控制電路54與行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供對鄰接的存儲塊MBLK2(其號碼小于存儲塊MBLK3的號碼)的刷新請求，并且判斷其不能執(zhí)行刷新操作。對應(yīng)于存儲塊MBLK2的刷新控制電路54基于其他刷新控制電路54與行地址信號RAD的狀態(tài)來確認(rèn)不存在對鄰接的存儲塊MBLK1(其號碼小于存儲塊MBLK2的號碼)的刷新請求，并且判斷其可以執(zhí)行刷新操作。結(jié)果，保留對存儲塊MBLK3的刷新操作，并且同步于對存儲塊MBLK9的存取操作來執(zhí)行對存儲塊MBLK2的刷新操作。
在多個刷新保持電路60保持刷新請求的情況下，以更高的優(yōu)先級執(zhí)行與最初保持刷新請求的刷新保持電路60相對應(yīng)的存儲塊MBLK的刷新操作。即刷新控制電路54起刷新次序控制電路的作用，該刷新次序控制電路根據(jù)刷新保持電路60保持刷新請求的次序來執(zhí)行刷新操作。通過向?qū)?yīng)于更早的刷新請求的刷新操作的執(zhí)行給予更高的優(yōu)先級，可以無誤地保持被寫入存儲單元MC的數(shù)據(jù)，這可以改善存儲器MEM的可靠性。
在狀態(tài)ST4中，新生成了對存儲塊MBLK4的刷新請求并且提供了對存儲塊MBLK7的存取請求。已經(jīng)保持了對存儲塊MBLK3的刷新請求。在該情況下，與狀態(tài)ST3中一樣，保留對存儲塊MBLK4的刷新操作，并且同步于對存儲塊MBLK7的存取操作來執(zhí)行對存儲塊MBLK3的刷新操作。
在狀態(tài)ST5中，新生成了對存儲塊MBLK5的刷新請求并且提供了對存儲塊MBLK3的存取請求。已經(jīng)保持了對存儲塊MBLK4的刷新請求。對應(yīng)于存儲塊MBLK4的刷新控制電路54基于其他刷新控制電路54與行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對鄰接的存儲塊MBLK3的存取請求，并且判斷其不能執(zhí)行刷新操作。對應(yīng)于存儲塊MBLK5的刷新控制電路54基于其他刷新控制電路54與行地址信號RAD的狀態(tài)來確認(rèn)存在對鄰接的存儲塊MBLK4(其號碼小于存儲塊MBLK5的號碼)的刷新請求。另外，對應(yīng)于存儲塊MBLK5的刷新控制電路54監(jiān)測對應(yīng)于存儲塊MBLK4的刷新控制電路54的狀態(tài)，以判斷由于存取操作的影響對應(yīng)于鄰接的存儲塊MBLK4的刷新操作不可執(zhí)行，并判斷其可以執(zhí)行刷新操作。結(jié)果，保留對存儲塊MBLK4的刷新操作，并且同步于對存儲塊MBLK3的存取操作來執(zhí)行對存儲塊MBLK5的刷新操作。
即使在與鄰接的存儲塊MBLK相對應(yīng)的刷新保持電路60保持了早的刷新請求但是由于與存取請求的沖突對該存儲塊MBLK的刷新請求不可執(zhí)行的情況下，也以更高的優(yōu)先級來執(zhí)行對應(yīng)于新生成的刷新請求(被分配更大號碼的存儲塊MBLK)的刷新操作。這樣可以防止下述刷新請求的積累，所述刷新請求的對應(yīng)的刷新操作是可執(zhí)行的，這可以降低輸出重疊信號OVLP的可能性。因此，可以改善存儲器MEM的數(shù)據(jù)傳輸速率，這可以改善系統(tǒng)的性能。
狀態(tài)ST6-1到狀態(tài)ST6-3示出了從提供對存儲塊MBLK6的刷新請求開始到執(zhí)行對應(yīng)于該刷新請求的刷新操作為止的操作。在狀態(tài)ST6-2和狀態(tài)ST6-3中，沒有生成新的刷新請求。
首先，在狀態(tài)ST6-1中，新生成了對存儲塊MBLK6的刷新請求并且提供了對存儲塊MBLK5的存取請求。已經(jīng)保持了對存儲塊MBLK4的刷新請求。對應(yīng)于存儲塊MBLK4、6的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對鄰接的存儲塊MBLK5的存取請求，并且判斷它們不能執(zhí)行刷新操作。因此，僅執(zhí)行對存儲塊MBLK5的存取操作。
在狀態(tài)ST6-2中，提供了對存儲塊MBLK14的存取請求。已經(jīng)保持了對存儲塊MBLK4、6的刷新請求。對應(yīng)于存儲塊MBLK4、6的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來判斷它們可以執(zhí)行刷新操作。另外，每個對應(yīng)于存儲塊MBLK4、6的刷新控制電路54都監(jiān)測其他刷新控制電路的狀態(tài)，并且判斷對存儲塊MBLK4的刷新請求早于對存儲塊MBLK6的刷新請求。結(jié)果，保留對存儲塊MBLK6的刷新操作，并且同步于對存儲塊MBLK14的存取操作來執(zhí)行對存儲塊MBLK4的刷新操作。
在狀態(tài)ST6-3中，提供了對存儲塊MBLK2的存取請求。已經(jīng)保持了對存儲塊MBLK6的刷新請求。在該情況下，因?yàn)闆]有因素迫使刷新操作的保留，所以同步于對存儲塊MBLK2的存取操作來執(zhí)行對存儲塊MBLK6的刷新操作。結(jié)果，在刷新保持電路60中沒有剩余刷新請求。
接著，在圖5的狀態(tài)ST7中，新生成了對存儲塊MBLK7的刷新請求并且提供了對存儲塊MBLK8的存取請求。對應(yīng)于存儲塊MBLK7的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對鄰接的存儲塊MBLK8的存取請求，并且判斷其不能執(zhí)行刷新操作。因此，僅執(zhí)行對存儲塊MBLK8的存取操作。
在狀態(tài)ST8中，新生成了對存儲塊MBLK8的刷新請求并且再次提供了對存儲塊MBLK8的存取請求。已經(jīng)保持了對存儲塊MBLK7的刷新請求。對應(yīng)于存儲塊MBLK7、8的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對存儲塊MBLK8的存取請求，并且判斷它們不能執(zhí)行刷新操作。因此，僅執(zhí)行對存儲塊MBLK8的存取操作。
在狀態(tài)ST9中，新生成了對存儲塊MBLK9的刷新請求并且再次提供了對存儲塊MBLK8的存取請求。已經(jīng)保持了對存儲塊MBLK7、8的刷新請求。對應(yīng)于存儲塊MBLK7-9的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對存儲塊MBLK8的存取請求，并且判斷它們不能執(zhí)行刷新操作。因此，僅執(zhí)行對存儲塊MBLK8的存取操作。
狀態(tài)ST10-1到狀態(tài)ST10-4示出了當(dāng)在狀態(tài)ST9之后提供了對存儲塊MBLK10的存取請求和刷新請求時存儲器MEM的操作。換言之，狀態(tài)ST10-1到狀態(tài)ST10-4之一出現(xiàn)在狀態(tài)ST9之后。
在狀態(tài)ST10-1中，提供了對存儲塊MBLK8的存取請求。對應(yīng)于存儲塊MBLK7-10的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對存儲塊MBLK8的存取請求，并且判斷只有對存儲塊MBLK10的刷新操作是可執(zhí)行的。因此，同步于對存儲塊MBLK8的存取操作來執(zhí)行對存儲塊MBLK10的刷新操作。
在狀態(tài)ST10-2中，提供了對存儲塊MBLK9的存取請求。對應(yīng)于存儲塊MBLK7-10的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對存儲塊MBLK9的存取請求，并且判斷只有對存儲塊MBLK7的刷新操作是可執(zhí)行的。因此，同步于對存儲塊MBLK9的存取操作來執(zhí)行對存儲塊MBLK7的刷新操作。
在狀態(tài)ST10-3中，提供了對存儲塊MBLK13的存取請求。對應(yīng)于存儲塊MBLK7-10的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對存儲塊MBLK13的存取請求，并且判斷對存儲塊MBLK7-10之一的刷新操作是可執(zhí)行的。另外，對應(yīng)于存儲塊MBLK7-10的刷新控制電路54判斷出對存儲塊MBLK7的刷新請求是最早的。因此，同步于對存儲塊MBLK13的存取操作來執(zhí)行對存儲塊MBLK7的刷新操作。
在狀態(tài)ST10-4中，提供了對存儲塊MBLK7的存取請求。對應(yīng)于存儲塊MBLK7-10的刷新控制電路54基于其他刷新控制電路54和行地址信號RAD的狀態(tài)來確認(rèn)已經(jīng)提供了對存儲塊MBLK7的存取請求，并且判斷對存儲塊MBLK7-8的刷新操作是不可執(zhí)行的。另外，對應(yīng)于存儲塊MBLK7-10的刷新控制電路54判斷對存儲塊MBLK9-10之一的刷新操作是可執(zhí)行的并且判斷對存儲塊MBLK9的刷新請求是最早的。因此，同步于對存儲塊MBLK7的存取操作來執(zhí)行對存儲塊MBLK9的刷新操作。
在圖6的狀態(tài)ST11中，新生成了對存儲塊MBLK4的刷新請求并且提供了對存儲塊MBLK7的存取請求。已經(jīng)保持了對存儲塊MBLK6的刷新請求。在該情況下，對存儲塊MBLK6的刷新操作是不可執(zhí)行的，因?yàn)槠渑c存取操作沖突。因此，同步于對存儲塊MBLK7的存取操作來執(zhí)行對存儲塊MBLK4的刷新操作。
在狀態(tài)ST12中，新生成了對存儲塊MBLK5的刷新請求并且提供了對存儲塊MBLK7的存取請求。已經(jīng)保持了對存儲塊MBLK6的刷新請求。在該情況下，與上述的狀態(tài)ST11一樣，同步于對存儲塊MBLK7的存取操作來執(zhí)行對存儲塊MBLK5的刷新操作。
在狀態(tài)ST13-1中，新生成了對存儲塊MBLK6的刷新請求并且提供了對存儲塊MBLK7的存取請求。然而在狀態(tài)ST12中未執(zhí)行過對存儲塊MBLK6的刷新操作。因此，對應(yīng)于存儲塊MBLK6的刷新保持電路60在保持刷新請求的同時接收新的刷新請求。即發(fā)生了刷新請求的重疊。這里通過三角標(biāo)記示出重疊狀態(tài)。
對應(yīng)于存儲塊MBLK6的重疊檢測電路70輸出重疊信號OVLP0。重疊輸出單元34響應(yīng)于重疊信號OVLP0將外部重疊信號OVLP輸出給存儲器MEM的外部。圖3所示的CPU例如在中斷端處接收重疊信號OVLP。對應(yīng)于存儲塊MBLK6的刷新控制電路54判斷其不能執(zhí)行刷新操作，因?yàn)樵撍⑿虏僮髋c對存儲塊MBLK7的存取操作沖突。因此，僅執(zhí)行對存儲塊MBLK7的存取操作。
在狀態(tài)ST13-2中，在中斷端處接收重疊信號OVLP的CPU不將存取請求(存取命令CMD)提供給存儲器MEM，而是提供虛命令DMY(虛存取請求)。例如，CPU輸出DRAM的刷新命令或自動刷新命令作為虛命令DMY。因此，不需要修改諸如CPU這樣的電路來適應(yīng)于本實(shí)施例的存儲器MEM。
將虛命令DMY提供給所有的刷新控制電路54。與已經(jīng)輸出重疊信號OVLP0的重疊檢測電路70相對應(yīng)的刷新控制電路54(存儲塊MBLK6)響應(yīng)于虛命令DMY而輸出刷新起始信號RSTRT。結(jié)果，執(zhí)行對存儲塊MBLK6的刷新操作。
注意到存取控制電路56不將虛命令DMY認(rèn)作存取命令。通過忽略虛命令DMY，即使當(dāng)先前存取操作所使用的地址AD被保持在地址鎖存器等中時，存取控制電路56也不執(zhí)行存取操作。這樣可以防止刷新操作和存取操作的沖突，這防止了存儲器MEM的故障。
在上述第一實(shí)施例中，當(dāng)刷新保持電路60保持刷新請求RREQ時，可以在執(zhí)行存取操作期間執(zhí)行刷新操作，而在存取操作與刷新操作之間沒有任何沖突。結(jié)果，在自動執(zhí)行刷新操作而不在外部接收刷新請求RREQ的偽SRAM中，可以縮短存取周期和存取時間，這可以改善在諸如CPU這樣的控制器與存儲器MEM之間的數(shù)據(jù)傳輸速率。
當(dāng)保持刷新請求RREQ的刷新保持電路60接收新的刷新請求RREQ時，輸出重疊信號OVLP并且從諸如CPU這樣的控制器接收虛命令DMY，使得可以對與重疊地保持刷新請求RREQ的刷新保持電路60相對應(yīng)的存儲塊MBLK執(zhí)行刷新操作。在長時間內(nèi)不可執(zhí)行對應(yīng)于刷新請求的刷新操作的情況下，可以臨時地暫停存取周期以執(zhí)行刷新操作。結(jié)果，可以防止在存儲器MEM中保持的數(shù)據(jù)的破壞，這改善了存儲器MEM的可靠性。
通過重疊信號OVLP而被通知刷新請求RREQ的重疊，諸如CPU這樣的控制器可以正確地識別存儲器MEM的內(nèi)部狀態(tài)，并且可以存取存儲器MEM而不造成其任何故障。
圖7示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲器。使用相同的標(biāo)號來指明與第一實(shí)施例中所描述的元件相同的元件，并且將省略其詳細(xì)描述。本實(shí)施例的半導(dǎo)體存儲器MEM具有命令輸入單元10A來代替第一實(shí)施例的命令輸入單元10。其他配置與第一實(shí)施例的配置相同。就是說，半導(dǎo)體存儲器MEM被形成作偽SRAM。例如，存儲器MEM和CPU等組成了圖3所示的SIP。
命令輸入單元10A響應(yīng)于從重疊輸出單元34輸出的重疊信號OVLP的激活而輸出虛命令DMY(虛存取請求)。即命令輸入單元10A起在重疊信號OVLP被輸出時生成虛存取請求的虛存取請求生成單元的作用。與圖6中的上述狀態(tài)ST13-2中一樣，塊控制電路50在其接收虛命令DMY的那個存取周期的下一個存取周期中不執(zhí)行存取操作并且僅執(zhí)行刷新操作。
上述的第二實(shí)施例也可以提供與先前所述的第一實(shí)施例相同的效果。另外，在本實(shí)施例中，在存儲器MEM中在內(nèi)部生成虛命令DMY并且然后執(zhí)行刷新操作。因此，存取存儲器MEM的控制器不需要具有輸出虛命令DMY的功能。這樣使得可以配置pesudo SRAM使之能夠縮短存取周期而不對控制器的功能作出任何修正。
圖8示出了本發(fā)明第三實(shí)施例的半導(dǎo)體存儲器的基本部分。使用相同的標(biāo)號來指明與第一實(shí)施例中所描述的元件相同的元件，并且將省略其詳細(xì)描述。本實(shí)施例的半導(dǎo)體存儲器MEM具有刷新分配電路24B來代替第一實(shí)施例的刷新分配電路24。其他配置與第一實(shí)施例的那些配置相同。就是說，半導(dǎo)體存儲器MEM被形成作偽SRAM。注意到本實(shí)施例的刷新分配電路24B可應(yīng)用于第二實(shí)施例的半導(dǎo)體存儲器MEM。
在刷新分配電路24B中，雖然存儲級STG的連接次序不對應(yīng)于存儲塊MBLK1-16的布置順序，但是將對應(yīng)于存儲塊MBLK的每個存儲級STG連接到與其后第八或第九存儲塊MBLK相對應(yīng)的存儲級。就是說，響應(yīng)于刷新請求RREQ，刷新分配電路24B將刷新請求RREQ輸出給按照存儲塊MBLK1-16的布置方向(附圖中的垂直方向)成一直線排列的每隔八個或九個的操作控制單元40。
上述的第三實(shí)施例也可以提供與先前所述的第一實(shí)施例相同的效果。另外，在本實(shí)施例中，由于刷新分配電路24B，可以降低彼此鄰接的刷新保持電路60兩者都保持刷新請求的可能性。換言之，可以將保持刷新請求的刷新保持電路60分散。特別地，如圖5所示，可以降低刷新請求被積累在鄰接的刷新保持電路60中的可能性。結(jié)果，可以防止刷新請求積累在刷新保持電路60中，這樣可以降低重疊信號OVLP被輸出的可能性。因此，可以改善存儲器MEM的數(shù)據(jù)傳輸速率，這可以改善系統(tǒng)的性能。
圖9示出了本發(fā)明第四實(shí)施例的半導(dǎo)體存儲器的基本部分。使用相同的標(biāo)號來指明與第一實(shí)施例中所描述的元件相同的元件，并且將省略其詳細(xì)描述。本實(shí)施例的半導(dǎo)體存儲器MEM具有刷新分配電路24C來代替第一實(shí)施例的刷新分配電路24。其他配置與第一實(shí)施例的那些配置相同。就是說，半導(dǎo)體存儲器MEM被形成作偽SRAM。注意到本實(shí)施例的刷新分配電路24C可應(yīng)用于第二實(shí)施例的半導(dǎo)體存儲器MEM。
在本實(shí)施例的刷新分配電路24C中，將每個存儲級STG都連接到其后的第二個存儲級STG。響應(yīng)于刷新請求RREQ，刷新分配電路24C將刷新請求RREQ輸出給按照存儲塊MBLK1-16的布置方向(附圖中的垂直方向)布置的操作控制單元40中的每隔一個。上述的第四實(shí)施例也可以提供與先前所述的第一到第三實(shí)施例相同的效果。
圖10示出了本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器的刷新分配電路。使用相同的標(biāo)號來指明與第一實(shí)施例中所描述的元件相同的元件，并且將省略其詳細(xì)描述。本實(shí)施例的半導(dǎo)體存儲器MEM具有刷新分配電路24D來代替第一實(shí)施例的刷新分配電路24。除了其具有32個存儲塊MBLK和具有對應(yīng)于這些存儲塊MBLK的塊控制電路50和刷新保持電路60之外，其他配置與第一實(shí)施例的配置相同。就是說，半導(dǎo)體存儲器MEM被形成作偽SRAM。注意到本實(shí)施例的刷新分配電路24D可應(yīng)用于第二實(shí)施例的半導(dǎo)體存儲器MEM。
在刷新分配電路24D中，將每個存儲級STG連接到對應(yīng)于下述存儲塊MBLK的存儲級STG，所述存儲塊是從與每個存儲級STG對應(yīng)的存儲塊開始的第16個、第24個、第16個或第9個存儲塊MBLK。特別地，假定將未示出的32個存儲塊MBLK1-32的塊地址表示為五個數(shù)字的二進(jìn)制數(shù)“abcde”(例如在某些值中，將MBLK 5、10、16的地址分別表示為“00100”、“01001”和“01111”)，以“cdeba”的升序連接存儲級STG，“cdeba”是從位的重新排列得到的值。上述的第五實(shí)施例也可以提供與先前所述的第一到第三實(shí)施例相同的效果。
圖11示出了本發(fā)明第六實(shí)施例的半導(dǎo)體存儲器的基本部分。使用相同的標(biāo)號來指明與第一實(shí)施例中所描述的元件相同的元件，并且將省略其詳細(xì)描述。本實(shí)施例的半導(dǎo)體存儲器MEM具有刷新分配電路24E來代替第一實(shí)施例的刷新分配電路24。其他配置與第一實(shí)施例的那些配置相同。注意到本實(shí)施例的刷新分配電路24E可應(yīng)用于第二實(shí)施例的半導(dǎo)體存儲器MEM。
在本實(shí)施例的刷新分配電路24E中，將每個存儲級STG連接到其后的第四個存儲級STG。上述的第六實(shí)施例也可以提供與先前所述的第一到第三實(shí)施例相同的效果。
圖12示出了本發(fā)明第七實(shí)施例的半導(dǎo)體存儲器。使用相同的標(biāo)號來指明與第一實(shí)施例中所描述的元件相同的元件，并且將省略其詳細(xì)描述。本實(shí)施例的半導(dǎo)體存儲器MEM具有塊控制電路50F和存儲核心90F來代替第一實(shí)施例的塊控制電路50和存儲核心90。其他配置與第一實(shí)施例的那些配置相同。就是說，半導(dǎo)體存儲器MEM被形成作偽SRAM。注意到本實(shí)施例的塊控制電路50F和存儲核心90F可應(yīng)用于第二實(shí)施例的半導(dǎo)體存儲器MEM。
在本實(shí)施例的存儲核心90F中，分別與存儲塊MBLK1-16相對應(yīng)地形成感測放大器SA。即每個感測放大器SA不被鄰接的存儲塊MBLK所共享。因此，每個塊控制電路50F的刷新控制電路54(圖2)可以判斷對除了執(zhí)行了存取操作的存儲塊MBLK之外的所有存儲塊MBLK都可執(zhí)行刷新操作。換言之，可以對與執(zhí)行了存取操作的存儲塊MBLK鄰接的存儲塊MBLK執(zhí)行刷新操作。結(jié)果，可以使塊控制電路50F(刷新控制電路54)的邏輯變得簡單。
上述的第七實(shí)施例也可以提供與先前所述的第一和第二實(shí)施例相同的效果。另外，在本實(shí)施例中，可以使控制刷新操作的電路的配置變得簡單。
前述的實(shí)施例已經(jīng)描述了本發(fā)明應(yīng)用于偽SRAM這種情況的示例。然而，本發(fā)明不限于這種實(shí)施例。例如，本發(fā)明可應(yīng)用于能夠在內(nèi)部生成刷新請求的DRAM?？商鎿Q地，本發(fā)明可應(yīng)用于諸如具有多個存儲體的SDRAM這樣的半導(dǎo)體存儲器。
圖13示出了應(yīng)用了本發(fā)明的SDRAM的示例。該SDRAM具有可以獨(dú)立操作的多個存儲體BANK(BANK0、BANK1...BANKm)；刷新請求生成單元20、操作控制單元40，和分別對應(yīng)于BANK0-m的定時控制單元80；以及命令輸入單元10、地址輸入單元30、重疊輸出單元34，以及為存儲體0-m所共用的數(shù)據(jù)輸入/輸出單元32。存儲體BANK中的每一個都具有與圖1所示的存儲核心90的配置相同的配置，并且具有多個存儲塊MBLK(MBLK01、MBLK02等等)。
例如，如圖14所示，當(dāng)接收對存儲體BANK0的存儲塊MBLK01的存取命令CMD(讀存取命令)時，SDRAM同步于對存儲塊MBLK01的讀操作RD對存儲體BANK0中的存儲塊MBLK中不執(zhí)行存取操作的一個存儲塊執(zhí)行刷新操作REF(圖14(a))。在保持了對存儲器BANK0中的存儲塊MBLK之一的刷新請求并且存取操作和刷新操作彼此不沖突的情況下，同步于與存取命令CMD相對應(yīng)的存取操作來執(zhí)行刷新操作。其他存儲體BANK還響應(yīng)于存取請求同時地執(zhí)行存取操作RS和刷新操作REF(14(b))。存取請求可能是用于對BANK執(zhí)行寫操作的寫存取請求。這里，將存取周期T1的規(guī)格設(shè)計(jì)為比對每個存儲塊MBLK執(zhí)行一次存取操作所用的存取操作時間T2更短，所述存取周期T1是存取請求的最小提供間隔。
在傳統(tǒng)SDRAM中，存儲體在執(zhí)行存取操作時不能執(zhí)行刷新操作。當(dāng)生成刷新請求時，在沒有正執(zhí)行存取操作的存儲體中執(zhí)行刷新操作。因此，在對應(yīng)于刷新請求的刷新操作的執(zhí)行期間，減少了能夠執(zhí)行存取操作的存儲體的數(shù)目。另一方面，在本發(fā)明中，即使在刷新操作的執(zhí)行期間，也不減少能夠執(zhí)行存取操作的存儲體的數(shù)目。
另外，前述實(shí)施例已經(jīng)描述了這樣的示例，即當(dāng)刷新保持電路60保持刷新請求時，響應(yīng)于一個存取請求而對存儲塊MBLK之一執(zhí)行存取操作并且對其他存儲塊MBLK之一執(zhí)行刷新操作。然而，本發(fā)明不限于這種實(shí)施例。例如，可同時對兩個或更多的存儲塊MBLK執(zhí)行刷新操作。在該情況下，例如在圖5所示的狀態(tài)ST10-3和ST10-4中，可同時執(zhí)行兩個刷新操作。這樣防止了刷新請求的頻繁積累，這可以降低輸出重疊信號OVLP的可能性。因此，可以防止在控制器與存儲器MEM之間的數(shù)據(jù)傳輸速率的降低。在同時執(zhí)行多個刷新操作的情況下，希望使刷新操作的開始時刻稍微不同于存取操作的開始時刻。這樣減少了同時開始操作的電路的數(shù)目，這可以降低存儲器MEM的峰值電流。
前述的實(shí)施例已經(jīng)描述了將本發(fā)明的存儲器MEM安裝在圖3所示的存儲系統(tǒng)上的情況下的示例。然而，本發(fā)明不限于這種實(shí)施例。例如，本發(fā)明的存儲器MEM可被安裝在圖15所示的存儲系統(tǒng)上。在圖15所示的存儲系統(tǒng)中，將存儲器MEM的存儲控制器MCNT1布置在系統(tǒng)總線SBUS與存儲器MEM之間。在該情況下，當(dāng)從存儲器MEM接收激活的重疊信號OVLP時，存儲控制器MCNT1將給存儲器MEM的存取命令CMD暫緩一個存儲周期提供，并且輸出虛命令DMY作為存取命令CMD。
圖2和圖8-圖11所示的前述刷新分配電路24、24B、24C、24D和24E是用于實(shí)現(xiàn)本發(fā)明的示例。存儲級STG的連接規(guī)格可與上述的那些不同。
另外，存儲系統(tǒng)可被形成作集成在硅襯底上的系統(tǒng)LSI(SOC；System On Chip)而不是SIP，并且存儲系統(tǒng)可由安裝在印刷電路板上的CPU、存儲器MEM、閃存FLASH，以及存儲控制器MCNT組成。
權(quán)利要求
1.一種半導(dǎo)體存儲器，包括多個存儲塊，每個存儲塊都具有存儲單元；命令輸入單元，從所述半導(dǎo)體存儲器的外部接收用于執(zhí)行存取操作的存取請求，在所述存取操作中將數(shù)據(jù)輸入到所述存儲塊之一或?qū)?shù)據(jù)從所述存儲塊之一輸出；以及存儲控制單元，響應(yīng)于所述存取請求而在所述存儲塊之一上執(zhí)行存取操作并且在沒有執(zhí)行存取操作的存儲塊中的至少一個上執(zhí)行刷新操作。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述存儲控制單元包括多個操作控制單元，分別與所述存儲塊相對應(yīng)地設(shè)置并且控制對所述存儲塊的操作；以及刷新請求生成單元，以預(yù)定周期生成刷新請求并且將生成的刷新請求順序地輸出給所述操作控制單元之一；并且所述操作控制單元中的每一個都包括刷新保持電路，保持所述刷新請求；以及塊控制電路，當(dāng)與沒有執(zhí)行存取操作的存儲塊相對應(yīng)的刷新保持電路保持所述刷新請求時，響應(yīng)于所述存取請求而在存儲塊上執(zhí)行存取操作并且在與所述保持刷新請求的刷新保持電路相對應(yīng)的存儲塊上執(zhí)行刷新操作。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，還包括定時控制單元，生成用于確定由所述塊控制電路輸出的存取控制信號的生成定時的公共定時信號，其中通過使用與所述定時信號同步的所述存取控制信號，所述塊控制電路在所述存儲塊上同時執(zhí)行所述存取操作和所述刷新操作。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，還包括感測放大器，布置在彼此鄰接的存儲塊之間并且由所述鄰接的存儲塊所共享；以及刷新保留電路，分別設(shè)在所述控制電路中，并且當(dāng)對應(yīng)于下述存儲塊的刷新保持電路保持刷新請求時，響應(yīng)于該保持而保留待執(zhí)行的刷新操作的執(zhí)行，所述存儲塊與執(zhí)行所述存取操作的存儲塊鄰接。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，其中每個塊控制電路響應(yīng)于所述刷新操作而輸出復(fù)位信號；并且每個刷新保持電路響應(yīng)于所述復(fù)位信號而取消所保持的刷新請求。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，還包括刷新次序控制電路，分別設(shè)在所述塊控制電路中，并且在多個所述刷新保持電路保持刷新請求時確定執(zhí)行所述刷新操作的次序。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器，其中所述刷新次序控制電路按照所述刷新保持電路保持刷新請求的次序來確定執(zhí)行刷新操作的次序。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，其中，所述刷新請求生成單元包括刷新定時器，以預(yù)定周期生成觸發(fā)信號；以及刷新分配電路，響應(yīng)于所述觸發(fā)信號而將所述刷新請求順序地輸出給所述操作控制單元之一。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器，其中以所述存儲塊的布置方向來布置所述操作控制單元；并且所述刷新分配電路根據(jù)所述操作控制單元沿所述布置方向的布置次序來順序地輸出所述刷新請求。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器，其中以所述存儲塊的布置方向來布置所述操作控制單元；并且所述刷新分配電路將所述刷新請求輸出給沿所述布置方向布置的所述操作控制單元，同時至少每兩個操作控制單元就跳過一個操作控制單元。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器，其中所述刷新分配電路是移位寄存器，該移位寄存器具有串聯(lián)連接使得末存儲級的輸出連接到初存儲級的輸入的多個存儲級，并且在其中存儲邏輯使得存儲級中的至少一個所存儲的邏輯與其他存儲級的邏輯不同，并且所述移位寄存器響應(yīng)于所述觸發(fā)信號而從所述存儲不同邏輯的存儲級中輸出所述刷新請求并執(zhí)行移位操作。
12.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，其中所述操作控制單元中的每一個都包括刷新地址計(jì)數(shù)器，該刷新地址計(jì)數(shù)器生成指示出要執(zhí)行刷新操作的存儲單元的刷新地址。
13.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，還包括重疊檢測電路，分別設(shè)在所述操作控制單元中，并且每個重疊檢測電路在檢測到新的刷新請求被提供給所述保持刷新請求的刷新保持電路時輸出重疊信號；以及重疊輸出單元，響應(yīng)于所述重疊信號的輸出而將外部重疊信號輸出給所述半導(dǎo)體存儲器的外部，其中所述命令輸入單元在所述外部重疊信號被輸出的時段期間接受虛存取請求；與重疊地保持刷新請求的刷新保持電路相對應(yīng)的塊控制電路響應(yīng)于所述虛存取請求而執(zhí)行所述刷新操作；并且其他塊控制電路忽略所述虛存取請求。
14.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器，還包括重疊檢測電路，分別設(shè)在所述操作控制單元中，并且每個重疊檢測電路當(dāng)檢測到新的刷新請求被提供給所述保持刷新請求的刷新保持電路時輸出重疊信號；重疊輸出單元，響應(yīng)于所述重疊信號的輸出而將外部重疊信號輸出到所述半導(dǎo)體存儲器的外部；以及虛存取請求生成單元，在所述外部重疊信號被輸出時生成虛存取請求，其中與重疊地保持刷新請求的刷新保持電路相對應(yīng)的塊控制電路響應(yīng)于所述虛存取請求而執(zhí)行所述刷新操作；并且其他塊控制電路忽略所述虛存取請求。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，其中存取周期的規(guī)格比存取操作時間和刷新操作時間之和更短，所述存取周期是將存取請求提供給所述半導(dǎo)體存儲器的最小間隔，所述存取操作時間是所述存儲塊中的每一個執(zhí)行一次所述存取操作所用的時間，并且所述刷新操作時間是所述存儲塊中的每一個執(zhí)行一次所述刷新操作所用的時間。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述存儲控制單元響應(yīng)于單個存取請求而在保持刷新請求的所述存儲塊之一上執(zhí)行一次所述刷新操作。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述存儲控制單元響應(yīng)于單個存取請求而在保持刷新請求的所述存儲塊中的多個上執(zhí)行所述刷新操作。
18.一種存儲系統(tǒng)，其包括半導(dǎo)體存儲器和對所述半導(dǎo)體存儲器進(jìn)行存取的控制器，其中所述半導(dǎo)體存儲器包括多個存儲塊，每個存儲塊都具有存儲單元；命令輸入單元，從所述控制器接收存取請求和虛存取請求；多個操作控制單元，分別與所述存儲塊相對應(yīng)地設(shè)置，并且每個操作控制單元都具有保持刷新請求的刷新保持電路；以及塊控制電路，當(dāng)與沒有執(zhí)行存取操作的存儲塊相對應(yīng)的刷新保持電路保持所述刷新請求時，所述塊控制電路響應(yīng)于所述存取請求而在存儲塊上執(zhí)行存取操作并且在與所述保持刷新請求的刷新保持電路相對應(yīng)的存儲塊上執(zhí)行刷新操作；刷新請求生成單元，以預(yù)定周期生成所述刷新請求并且將生成的刷新請求順序地輸出給所述刷新保持電路之一；以及重疊輸出單元，當(dāng)保持所述刷新請求的刷新保持電路接收新的刷新請求時將外部重疊信號輸出給所述控制器，并且其中所述控制器包括虛請求輸出電路，該虛請求輸出電路響應(yīng)于所述外部重疊信號而將虛存取請求輸出給所述半導(dǎo)體存儲器；與重疊地保持刷新請求的刷新保持電路相對應(yīng)的塊控制電路響應(yīng)于所述虛存取請求而執(zhí)行所述刷新操作；并且其他塊控制電路忽略所述虛存取請求。
19.一種半導(dǎo)體存儲器的操作方法，包括從所述半導(dǎo)體存儲器的外部接收用于執(zhí)行存取操作的存取請求，在所述存取操作中將數(shù)據(jù)輸入到多個存儲塊之一或?qū)?shù)據(jù)從所述多個存儲塊之一輸出，所述多個存儲塊中的每個存儲塊都具有存儲單元；以及響應(yīng)于所述存取請求，在所述存儲塊之一上執(zhí)行存取操作并且在沒有執(zhí)行存取操作的存儲塊中的至少一個上執(zhí)行刷新操作。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器的操作方法，還包括以預(yù)定周期生成刷新請求；將生成的刷新請求順序地保持在刷新保持電路中，所述刷新保持電路分別與所述存儲塊相對應(yīng)地設(shè)置；以及當(dāng)與沒有執(zhí)行存取操作的存儲塊相對應(yīng)的刷新保持電路保持所述刷新請求時，響應(yīng)于所述存取請求而在所述存儲塊上執(zhí)行存取操作并且在與所述保持刷新請求的刷新保持電路相對應(yīng)的存儲塊上執(zhí)行刷新操作。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲器、存儲系統(tǒng)和半導(dǎo)體存儲器的操作方法。半導(dǎo)體存儲器響應(yīng)于外部提供的存取請求而在多個存儲塊之一上執(zhí)行存取操作。在這時，響應(yīng)于存取請求，存儲控制單元在存儲塊之一上執(zhí)行存取操作并且在沒有執(zhí)行存取操作的存儲塊中的至少一個上執(zhí)行刷新操作。結(jié)果，可以在存取操作的執(zhí)行期間執(zhí)行刷新操作而在存取操作與刷新操作之間沒有任何沖突。結(jié)果，可以縮短存取周期，這可以改善數(shù)據(jù)傳輸速率。
文檔編號G11C11/406GK101034588SQ20061009112
公開日2007年9月12日 申請日期2006年6月30日 優(yōu)先權(quán)日2006年3月9日
發(fā)明者小林廣之 申請人:富士通株式會社