專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器的制造不能夠完全免除存儲(chǔ)單元中的故障。因此，通常的實(shí)踐是以冗余的方式構(gòu)造電路，以便挽救包括有故障的單元的半導(dǎo)體存儲(chǔ)器。
通過用冗余位代替有故障的位，該構(gòu)造甚至允許具有故障的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器正常操作。如日本特開專利公開6-140510所描述的那樣，通過使用熔絲來產(chǎn)生所述替換。也就是，通過燒斷熔絲來替換互連。
圖8示出了上述專利公開中所描述的熔絲外圍電路的電路圖。在該構(gòu)造中，通過使端子101為高電平由此導(dǎo)通NFET晶體管102來燒斷熔100。這允許電流流經(jīng)熔100，從而熔100燒斷。通過將端子103的電平升為高，以由此使節(jié)點(diǎn)104降為低，能夠判斷熔絲100是否已經(jīng)被燒斷。接下來，端子103被切換到低，從而導(dǎo)通PFET晶體管105。在該情況中，如果熔絲100已經(jīng)被燒斷，那么節(jié)點(diǎn)104保持為低。另一方面，如果熔絲沒有被燒斷，那么熔絲100和晶體管105導(dǎo)電，從而使節(jié)點(diǎn)104升為高。因此，使得能夠基于節(jié)點(diǎn)104處呈現(xiàn)的電位來判斷熔絲100是否被燒斷。該電位被存儲(chǔ)在鎖存器電路中，作為指示熔絲100是否已經(jīng)被燒斷的判斷結(jié)果的信號(hào)。

發(fā)明內(nèi)容
本發(fā)明發(fā)現(xiàn)了以下描述的主題。也就是，如圖8所示構(gòu)造的電路中，當(dāng)進(jìn)行熔絲10的斷開判斷時(shí)，鎖存器電路中存儲(chǔ)的信號(hào)流回到熔絲100，這可以產(chǎn)生對(duì)于熔絲的一端(端子106的相反側(cè))處的電位的負(fù)反饋。該負(fù)反饋可以導(dǎo)致熔絲100的斷開的誤判。
根據(jù)本發(fā)明，提供一種半導(dǎo)體器件，其包括熔絲；存儲(chǔ)器電路，其存儲(chǔ)指示熔絲是否被燒斷的判斷結(jié)果的信號(hào)；以及傳輸防止電路，當(dāng)進(jìn)行判斷時(shí)，其用于防止存儲(chǔ)在存儲(chǔ)器電路中的信號(hào)被傳輸?shù)饺劢z。
在該半導(dǎo)體器件中，當(dāng)對(duì)熔絲是否被燒斷的進(jìn)行判斷時(shí)，能夠防止存儲(chǔ)器電路中存儲(chǔ)的信號(hào)被送回熔絲。這使得能夠抑制對(duì)于熔絲10的一端10b處的電位的負(fù)反饋的產(chǎn)生。因此，減小了對(duì)熔絲是否被燒斷的誤判的危險(xiǎn)。
傳輸防止電路可以具有邏輯門，該邏輯門允許輸入在熔絲的一端處的電位，并且根據(jù)該電位信號(hào)來輸出高或低輸出信號(hào)。在該情況中，由邏輯門將在熔絲的一端處出現(xiàn)的電位信號(hào)轉(zhuǎn)換為高或低輸出信號(hào)，并且獲得來自它的輸出信號(hào)作為熔絲斷開判斷的結(jié)果。這使得能夠進(jìn)一步減小對(duì)熔絲是否被燒斷的誤判危險(xiǎn)。
該半導(dǎo)體器件可以被構(gòu)造為具有位于邏輯門和存儲(chǔ)器電路之間的路徑上的傳輸門，并且允許輸出信號(hào)經(jīng)由該傳輸門輸入到存儲(chǔ)器電路。該傳輸門能夠防止在斷開判斷之后，存儲(chǔ)的信號(hào)從存儲(chǔ)器電路傳輸?shù)饺劢z。在該情況中，因?yàn)橛蓚鬏旈T引起電壓降，所以為了將正確信息存儲(chǔ)到存儲(chǔ)器電路中，提供邏輯門是關(guān)鍵所在。
邏輯門包含在正反饋環(huán)路中。這使得能夠快速確定邏輯門的輸出信號(hào)。
邏輯門可以是NAND電路。NAND優(yōu)選地可應(yīng)用于邏輯門。
因此，本發(fā)明能夠一種能夠減小被燒斷的熔絲短路的危險(xiǎn)的半導(dǎo)體器件。


結(jié)合附圖而進(jìn)行的以下描述將使得本發(fā)明的上述和其他目的、優(yōu)點(diǎn)和特征變得更加顯而易見，其中圖1是示出了根據(jù)本發(fā)明的半導(dǎo)體器件的第一實(shí)施例的剖面圖；圖2是示出了圖1所示的半導(dǎo)體器件中包含的熔絲外圍電路的電路圖；圖3是說明了圖2所示電路中的斷開判斷操作的時(shí)序圖；圖4是示出了根據(jù)本發(fā)明的半導(dǎo)體器件的第二實(shí)施例中的熔絲外圍電路的電路圖；圖5是說明圖4所示電路中的斷開判斷操作的時(shí)序圖；圖6是示出了本發(fā)明的半導(dǎo)體器件的修改實(shí)例的電路圖；圖7是示出了本發(fā)明的半導(dǎo)體器件的另一修改實(shí)例的電路圖；圖8是示出了日本特開專利公開No.6-140510所描述的熔絲外圍電路的電路圖；圖9是示出了根據(jù)本發(fā)明的半導(dǎo)體器件的第三實(shí)施例中的熔絲外圍電路的電路圖；以及圖10是說明圖9所示電路中的斷開判斷操作的時(shí)序圖。
具體實(shí)施例方式
現(xiàn)在在此將參考說明性實(shí)例描述發(fā)明。本領(lǐng)域的技術(shù)人員將意識(shí)到使用本發(fā)明的講述能夠?qū)崿F(xiàn)許多可選的實(shí)施例并且發(fā)明不限于為說明目的而說明的實(shí)施例。
參考附圖，接下來的段落將描述本發(fā)明的半導(dǎo)體器件的優(yōu)選實(shí)施例。在附圖的描述中，任何相同的組成部分將被賦予相同的參考數(shù)字以避免重復(fù)說明。
(第一實(shí)施例)圖1是示出了根據(jù)本發(fā)明的半導(dǎo)體器件的第一實(shí)施例的剖面圖。半導(dǎo)體器件1具有半導(dǎo)體襯底90、位于半導(dǎo)體襯底90上的熔絲、以及被構(gòu)造為包括熔絲10的熔絲外圍電路。注意圖1僅示出了半導(dǎo)體襯底90和熔絲10，而省略了任何其他的組成部分的說明。
將參考圖2來說明熔絲外圍電路的構(gòu)造。熔絲外圍電路具有熔絲10、電位差給予電路20、電位差減小電路30、端子40、存儲(chǔ)器電路50、傳輸門60以及邏輯門70(傳輸防止電路)。
電位差給予電路20被構(gòu)造為包括傳輸門22(第一傳輸門)、端子24(第一端子)和端子26，其中當(dāng)判斷熔絲10的斷開時(shí)，在熔絲10的兩端之間提供預(yù)定的電位差。傳輸門22是p型FET(場效應(yīng)晶體管)。端子24連接到傳輸門22的源極。端子24被施加有電源電位Vcc(第二電位)。Vcc具有的值大于施加于熔絲10的端部10a上的電位(第一電位)的值。應(yīng)該注意在第一實(shí)施例中，如隨后所述，第一電位等于地電位。因此，將施加于熔絲10的電位差表示為Vcc是顯而易見的。
端子26連接到傳輸門22的柵極。把用于在ON和OFF之間切換傳輸門22的電位施加于端子26。傳輸門22的漏極連接到熔絲10的端部10b。換句話說，此處的構(gòu)造是這樣的，即使得端子24經(jīng)由傳輸門22連接到端部10b。
電位差減小電路30被構(gòu)造為具有傳輸門32(第二傳輸門)、端子34(第二端子)和端子36，從而減小了由通過電位差給予電路20在熔絲10的兩端之間施加的電位差。傳輸門32是N型FET。端子34連接到傳輸門32的源極。端子34接地。換句話說，端子34被提供地電位(第三電位)。端子36被連接到傳輸門32的柵極。把用于在ON和OFF之間切換傳輸門32的電位施加于端子36。傳輸門32的漏極連接到端部10b。換句話說，此處的構(gòu)造是這樣的，即使得端子34經(jīng)由傳輸門32連接到端部10b。
端子40連接到熔絲10的端部10a。端子40是當(dāng)燒斷熔絲10時(shí)經(jīng)由其向熔絲10提供需要的電流的端子。在第一實(shí)施例中端子40接地。換句話說，端子40用作為如下端子，即當(dāng)需要燒斷熔絲10時(shí)，其將斷開電位Vcut施加到熔10從而允許電流流經(jīng)熔絲10，并且在確定熔絲10的狀態(tài)之后，其被接地。此處的“確定的狀態(tài)”是指熔絲10的斷開狀態(tài)，或者由于不存在斷開熔絲10的需要而維持連接的熔絲10的狀態(tài)。應(yīng)該注意端子40所連接到的地例如為把半導(dǎo)體芯片封裝于其中的外殼的接地框架。端子40可以連接到芯片的外部，或者可以連接到芯片內(nèi)的其他電路。例如，在前一情況中的端子40是指焊盤。
存儲(chǔ)器電路50是鎖存器電路，其存儲(chǔ)指示隨后所述的判斷操作中的判斷結(jié)果的信號(hào)。在存儲(chǔ)器50和熔絲10之間的路徑上，提供傳輸門60(第三傳輸門)。傳輸門60是CMOS開關(guān)，其中其輸出端連接到存儲(chǔ)器電路50的輸入端。傳輸門60中的P型FET的柵極連接到反相器62。通過反相器62的作用，傳輸門60中的P型FET的柵極和N型FET的柵極分別具有輸入于此的彼此反相的信號(hào)。把用于在ON和OFF之間切換傳輸門60的電位施加到端子64，并且端子64分別連接到反相器62的輸入端和N型FET的柵極。
傳輸門60的輸入端與邏輯門70連接。此處的構(gòu)造是這樣的，即允許從邏輯門70輸出的信號(hào)(輸出信號(hào))經(jīng)由傳輸門60進(jìn)行傳輸，以輸入到存儲(chǔ)器電路50。換句話說，存儲(chǔ)器電路50能夠具有表示判斷結(jié)果的信號(hào)，作為輸入于此的來自邏輯門70的輸出信號(hào)，并且存儲(chǔ)器該信號(hào)。邏輯門70是NAND電路，并且能夠具有如下輸入，即參考信號(hào)和熔絲10的端部10b處的電位信號(hào)，并且能夠輸出它們的NAND，作為輸出信號(hào)。邏輯門70用作傳輸防止電路，當(dāng)進(jìn)行熔絲10的斷開判斷時(shí)，其用于防止存儲(chǔ)器電路50中存儲(chǔ)的信號(hào)被傳輸?shù)饺劢z10。
邏輯門70的一個(gè)輸入端經(jīng)由反相器88連接到端子36。這允許施加于端子36的電位的反相結(jié)果輸入到邏輯門70。邏輯門70的另一輸入端連接到端部10b。在判斷操作中，高電平(電源電位Vcc)作為參考信號(hào)被施加到邏輯門70。因此，根據(jù)端部10b處的電位信號(hào)，來自邏輯門70的輸出信號(hào)將具有高值或低值。換句話說，如果電位信號(hào)的值落入邏輯門70的閾值的高電壓側(cè)，那么邏輯門70輸出0，并且如果電位信號(hào)的值落入低(地電位)電壓側(cè)，那么邏輯門70輸出1。
邏輯門70包含在正反饋環(huán)路中。具體而言，提供P型FET 72，其具有連接到邏輯門70的輸出端的柵極，以及連接到邏輯門70的輸入端(連接到端部10b的輸入端)的漏極。P型FET 72的源極連接到被施加有電源電位Vcc的端子74。換句話說，該構(gòu)造是如下構(gòu)造，即當(dāng)邏輯門70的輸出信號(hào)為低時(shí)，導(dǎo)通FET 72，并允許將施加于端子74的電源電位Vcc輸入到邏輯門70。
圖2所示的電路還具有傳輸門82、端子84和端子86。傳輸門82具有接地的源極和連接到端部10b的漏極。端子84連接到傳輸門82的柵極。將用于在ON和OFF之間切換傳輸門82的電位施加于端子84。端子86連接到存儲(chǔ)器電路50的輸出端，從而讀取存儲(chǔ)器電路50存儲(chǔ)的判斷結(jié)果。
當(dāng)燒斷熔絲10時(shí)，傳輸門82和端子84構(gòu)成向熔絲10提供電流的電流源電路。具體而言，在保持端子40被施加斷開電位Vcut的情況下，通過導(dǎo)通傳輸門82，將電流施加于要燒斷的熔10。熱和電子遷移可以導(dǎo)致斷開。應(yīng)該注意在晶片上或芯片上，都可以燒斷熔絲10。
在開始操作半導(dǎo)體器件1之前，需要判斷應(yīng)該使用內(nèi)部位線或冗余位線的哪一個(gè)。因此，當(dāng)半導(dǎo)體器件1上電時(shí)，判斷熔絲10是否被燒斷。
將參考圖3所示的時(shí)序圖來說明圖2所示的電路中進(jìn)行的斷開判斷操作。在圖3中，F(xiàn)CUT、F2、TRIG1、F3以及FOUT分別表示在端子84、端子36、端子26、端子64以及端子86處的每個(gè)電位。W表示用于連接熔絲10的端部10b與邏輯門70的輸入端的互連W的電位。當(dāng)進(jìn)行斷開判斷時(shí)，端子84處的電位始終保持為低。
首先，端子26、36升為高，端子64降為低。在該情況中，傳輸門82、22和60截止，傳輸門32導(dǎo)通，并且互連W接地。端子36降為低使得傳輸門32截止，并且在允許互連W維持在地電位的情況下使其浮置。端子36降為低也使得邏輯門70的輸出反映互連W的電位。接下來，將端子26暫時(shí)降為低從而使傳輸門22導(dǎo)通預(yù)定的時(shí)間段，從而對(duì)互連W充電。在邏輯門70的輸出被穩(wěn)定之后，端子64升為高從而導(dǎo)通傳輸門60，從而使得邏輯門70的輸出傳輸?shù)酱鎯?chǔ)器電路50。
如果此時(shí)熔絲10已經(jīng)被燒斷，那么維持互連W上積累的電子電荷，并且互連W的電位因此保持在升高的狀態(tài)(高狀態(tài))。這使得邏輯門70的輸出信號(hào)為低，并且使得端子86的電位為高。
正相反，如果熔絲10保持連接，那么互連W上積累的電子電荷經(jīng)由端子40而泄漏到地(也就是，不會(huì)內(nèi)在地出現(xiàn)充電)，并且互連W降為地電位(低)。這使得邏輯門70的輸出上升為高并且使得端子86下降為低。
在通過存儲(chǔ)器電路50保持邏輯門70的輸出之后，端子64下降到低從而截止傳輸門60。這使得能夠存儲(chǔ)邏輯門70的輸出，也就是，熔絲10是否被燒斷的判斷結(jié)果。然后，根據(jù)端子86的邏輯狀態(tài)(高或低)來判斷熔絲10的狀態(tài)，也就是將使用哪一個(gè)位線。
在傳輸門60截止之后，傳輸門32導(dǎo)通。這使得互連W的電位下降到地電位，并且熔絲10的兩端之間的電位差基本上變?yōu)榱?。在半?dǎo)體器件1的正常操作期間，該狀態(tài)保持不變，并且施加于熔絲10的電位差保持為零。
將描述半導(dǎo)體器件1的效果。半導(dǎo)體器件1具有位于其中的電位差減小電路30。因此，在判斷之后，能夠減小在進(jìn)行斷開判斷時(shí)由電位差給予電路20施加于熔絲的兩端之間的電位差。這使得能夠減小燒斷的熔絲10的短路危險(xiǎn)。
特別地在第一實(shí)施例中，由于通過電位差減小電路30將電位差減小到基本上為零那樣低，所以能夠顯著地減小短路的危險(xiǎn)。這歸因于施加于端子34的電位(第三電位)被設(shè)置為等于施加于熔絲10的端部10a的電位(第一電位)。然而，應(yīng)該理解第三電位無需等于第一電位，并且可以不低于第一電位并且不高于第二電位。如上所述，此處的第二電位表示施加于端子24的電位。
通過允許電流流過其中來燒斷熔絲10，從而安裝電位差減小電路30尤為重要。具體而言，這樣的熔絲通常僅產(chǎn)生小的斷開縫隙(由斷開而產(chǎn)生的熔絲的片斷之間的縫隙)，并且易于由電子遷移而引起短路。相反，具有電位差減小電路30的半導(dǎo)體器件1使得能夠充分減小短路危險(xiǎn)。此處的熔絲10決不限于可由電流斷開的熔絲。例如，其可以諸如是可由激光斷開。并且對(duì)于激光斷開的情況而言，提供電位差減小電路30是重要的，因?yàn)殡S著半導(dǎo)體器件已經(jīng)越來越微型化和激光輸出增強(qiáng)，斷開縫隙變得越小。
在半導(dǎo)體器件1中，為斷開而允許電流流經(jīng)其以到達(dá)熔絲10的端子接地。這使得能夠節(jié)省半導(dǎo)體器件1的功率消耗。端子40可以典型為半導(dǎo)體器件1的表面上形成的外部端子。然而，端子40不是必需為外部端子，只要半導(dǎo)體器件1本身能夠提供足以斷開熔10的電壓或電流就行。如果其不能夠提供，那么將端子40構(gòu)造為外部端子、并且外部地提供大的電壓或電流就足夠了。
將電位差給予電路20構(gòu)造為具有傳輸門22和端子24。這成功地實(shí)現(xiàn)了基于簡單構(gòu)造的電位差給予電路20。電位差減小電路30被構(gòu)造為具有傳輸門32和端子34。這成功地實(shí)現(xiàn)了基于簡單構(gòu)造的電位差減小電路30。
半導(dǎo)體器件1具有存儲(chǔ)器電路50和傳輸門60。在該情況中，防止了從存儲(chǔ)器電路50將以前存儲(chǔ)的信號(hào)泄漏到熔10側(cè)。這使得能夠僅基于簡單構(gòu)造來維持由電位差減小電路30減小的熔10的兩端之間的電位差的狀態(tài)。
半導(dǎo)體器件1具有位于其中的傳輸防止電路(邏輯門70)。在該構(gòu)造中，當(dāng)進(jìn)行熔絲10的斷開判斷時(shí)，傳輸防止電路能夠防止存儲(chǔ)器電路50中存儲(chǔ)的信號(hào)流回到熔絲10。因此，使得能夠抑制對(duì)于熔絲10的一端10b處的電位的負(fù)反饋的產(chǎn)生，從而減小熔絲是否被燒斷的錯(cuò)誤判斷的危險(xiǎn)。
而且，在半導(dǎo)體器件1中，通過邏輯門70將熔絲10的一端10b處出現(xiàn)的電位信號(hào)轉(zhuǎn)換為高或低輸出信號(hào)，并且獲得該輸出信號(hào)作為熔10的斷開判斷的結(jié)果。這使得能夠進(jìn)一步減小熔絲是否被燒斷的錯(cuò)誤判斷的危險(xiǎn)。
同時(shí)，當(dāng)互連W的電位被輸入到存儲(chǔ)器電路50而不允許其通過邏輯門70時(shí)，由于電壓降，輸入到存儲(chǔ)器電路50的電位可以具有接近于存儲(chǔ)器電路50中的反相器的閾值電壓的值。這不能對(duì)鎖存器進(jìn)行反相，從而不期望地將錯(cuò)誤的判斷結(jié)果存儲(chǔ)在存儲(chǔ)器電路50中。相反，半導(dǎo)體器件1被構(gòu)造為允許具有大電流源容量的邏輯門70的輸出信號(hào)被存儲(chǔ)在存儲(chǔ)器電路50中，從而這能夠使存儲(chǔ)器電路50正確地存儲(chǔ)熔絲10是否被燒斷的信息。
構(gòu)造邏輯門70，使得來自邏輯門70的輸出信號(hào)經(jīng)由傳輸門60被傳輸，以輸入到存儲(chǔ)器電路50中。如上所述，就防止存儲(chǔ)在存儲(chǔ)器電路50中的信息泄漏到熔絲10側(cè)而言，傳輸門60是有效的。另一方面，由于傳輸門60自身的電壓降，所以傳輸門60也是不期望地使輸入到存儲(chǔ)器電路50的電位接近于反相器的閾值電壓的一個(gè)因素。因此，在半導(dǎo)體器件1中，為使存儲(chǔ)器電路50存儲(chǔ)正確的信息，提供邏輯門70尤為重要。
邏輯門70包含在正反饋環(huán)路中。這使得能夠快速確定邏輯門70的輸出信號(hào)。通過使用FET 72和端子74，第一實(shí)施例成功地實(shí)現(xiàn)了基于簡單構(gòu)造的正反饋。
將NAND用作邏輯門70。NAND優(yōu)選地用作邏輯門70。能夠通過相對(duì)小數(shù)量的晶體管來構(gòu)造的NAND也有助于節(jié)省電路資源。然而，應(yīng)該注意可以通過使用除了NAND的邏輯門來構(gòu)造邏輯門70，諸如反相器。
(第二實(shí)施例)圖4是示出了本發(fā)明的半導(dǎo)體器件的第二實(shí)施例中的熔絲外圍電路的電路圖。熔絲外圍電路具有熔絲10、電位差給予電路20、電位差減小電路30、端子40、存儲(chǔ)器電路50、傳輸門60和邏輯門70(傳輸防止電路)。這些部件中，熔絲10、端子40、存儲(chǔ)器電路50、傳輸門60和邏輯門70的構(gòu)造與圖2所示的構(gòu)造相同。在第二實(shí)施例中，端子40被施加有電源電位Vcc。
電位差給予電路20被構(gòu)造為具有傳輸門22、端子24和端子26，從而在進(jìn)行斷開判斷時(shí)在熔絲10的兩端之間產(chǎn)生預(yù)定的電位差。此處的傳輸門22是N型FET。端子24連接到傳輸門22的源極。端子24被施加有地電位(第二電位)。因此，在第二實(shí)施例中，第二電位具有的值小于施加于熔絲10的端部10a的電位Vcc(第一電位)。
電位差減小電路30被構(gòu)造為具有傳輸門32、端子34、端子36以及反相器38，從而減小由電位差給予電路20施加于熔絲10的兩端之間的電位差。傳輸門32是P型FET。端子34連接到傳輸門32的源極。端子34被提供有電源電位Vcc(第三電位)。端子36經(jīng)由反相器連接到傳輸門32的柵極。
接下來的段落將參考圖5所示的時(shí)序圖，來描述圖4所示電路中進(jìn)行的斷開判斷操作。各個(gè)參考數(shù)字的意義與圖3所示的一樣。當(dāng)進(jìn)行斷開判斷時(shí)，端子84的電位始終保持為低。
首先，端子36升為高，端子26、64降為低。在該情況中，傳輸門82、22和60截止，傳輸門32導(dǎo)通，并且互連W被提供有電源電位Vcc。端子36降為低使得傳輸門32截止，并且在允許互連W以之前所處的狀態(tài)維持在電源電位Vcc的情況下使其浮置。端子36降為低也使得邏輯門70的輸出反映互連W的電位。接下來，端子26暫時(shí)降為低從而使傳輸門22導(dǎo)通預(yù)定的時(shí)間段，從而將互連W中積累的電荷泄漏到地。在邏輯門70的輸出被穩(wěn)定之后，端子64升為高從而導(dǎo)通傳輸門60，從而把邏輯門70的輸出傳輸?shù)酱鎯?chǔ)器電路50。
如果此時(shí)熔絲10已經(jīng)被燒斷，那么互連W下降到地電位。這使得邏輯門70的輸出為高，并且端子86為低。
相反，如果熔絲10保持連接，那么通過施加于端子40的電源電位Vcc對(duì)互連W進(jìn)行充電。這使得邏輯門70的輸出為低并且使得端子86的電位為高。
在由存儲(chǔ)器電路50保持邏輯門70的輸出之后，端子64下降到低從而截止傳輸門60。這使得能夠存儲(chǔ)邏輯門70的輸出，也就是，熔絲10是否被燒斷的判斷結(jié)果。然后，根據(jù)端子86的邏輯狀態(tài)(高或低)來判斷熔絲10的狀態(tài)，也就是將使用哪一個(gè)位線。
在截止傳輸門60之后，導(dǎo)通傳輸門32。這使得互連W的電位變?yōu)殡娫措娢籚cc，并且熔絲10的兩端之間的電位差基本上變?yōu)榱?。在半?dǎo)體器件1的正常操作期間，該狀態(tài)保持不變，并且施加于熔10的電位差保持為零。
同樣，具有位于其中的電位差減小電路30的第二實(shí)施例的半導(dǎo)體器件能夠在判斷之后減小由電位差給予電路20在進(jìn)行斷開判斷時(shí)施加于熔絲的兩端之間的電位差。這成功地減小了燒斷的熔絲10的短路危險(xiǎn)。而且，由于電位差減小電路30將電位差減小到基本為零那樣低，因此使得能夠顯著減小短路危險(xiǎn)。然而，應(yīng)該理解第三電位無需等于第一電位，并且可以高于第一電位且不高于第二電位。
還提供傳輸防止電路(邏輯門70)。在熔絲10的斷開判斷中，傳輸防止電路能夠防止存儲(chǔ)器電路50中存儲(chǔ)的信號(hào)流回到熔絲10。因此，能夠抑制對(duì)于熔絲10的一端10b處的電位的負(fù)反饋的產(chǎn)生，并且從而防止對(duì)熔絲10是否被燒斷的誤判。
(第三實(shí)施例)圖9是示出了根據(jù)本發(fā)明半導(dǎo)體器件的第三實(shí)施例中的熔絲外圍電路的電路圖。該熔絲外圍電路具有熔絲10、電位差給予電路20、電位差減小電路30、端子40、存儲(chǔ)器電路50、傳輸門60、以及傳輸防止電路71。這些部件中，熔絲10、電位差給予電路20、電位差減小電路30、端子40和傳輸門60的構(gòu)造與圖2所示的一樣。第三實(shí)施例中的端子40接地。
存儲(chǔ)器電路50具有構(gòu)成第一反相器的P型FET 52和N型FET54，以及構(gòu)成第二反相器的P型FET 56和N型FET 58。第一反相器的輸入端連接到傳輸門60。第一反相器的輸出端連接到第二反相器的輸入端。
在FET 56和FET 58之間提供P型FET 73和N型FET 75。具體而言，F(xiàn)ET 73的源極連接到FET 56的漏極，F(xiàn)ET 75的源極連接到FET58的漏極。FET 73、75通過它們的漏極而彼此連接。FET 73的柵極連接到端子64。另一方面，F(xiàn)ET 75的柵極經(jīng)由反相器62而連接到端子64。在該構(gòu)造中，當(dāng)端子64為高時(shí)，F(xiàn)ET 73、75截止，并且當(dāng)端子64為低時(shí)，F(xiàn)ET 73、75導(dǎo)通。第三實(shí)施例中的FET 73、75構(gòu)成傳輸防止電路。具體而言，在斷開判斷中，F(xiàn)ET 73、75使得反相器中的第二反相器無效，也就是，使得FET 56和FET 58成為非導(dǎo)電狀態(tài)。這成功地防止了存儲(chǔ)器電路50中存儲(chǔ)的信號(hào)被傳輸?shù)饺劢z10。
接下來的段落將參考圖10所示的時(shí)序圖，來描述圖9所示電路中進(jìn)行的斷開判斷操作。圖10中的各個(gè)參考數(shù)字的意義與圖3所示的一樣。當(dāng)進(jìn)行斷開判斷時(shí)，端子84的電位始終保持為低。
首先，端子26、36升為高，端子64降為低。在該情況中，傳輸門82、22和60截止，傳輸門32導(dǎo)通，并且互連W接地。然后將端子36變?yōu)榈停沟脗鬏旈T32截止，并且在允許互連W以之前所處的狀態(tài)維持在地電位的情況下使其浮置。接下來，端子64升為高從而導(dǎo)通傳輸門60，從而使得互連W的電位可傳輸?shù)酱鎯?chǔ)器電路50。同時(shí)，將端子26暫時(shí)降為低，從而使傳輸門22導(dǎo)通預(yù)定的時(shí)間段，從而對(duì)互連W充電。
如果此時(shí)熔絲10被燒斷，那么互連W上積累的電子電荷被保持，并且從而互連W的電位保持在升高的狀態(tài)(高電平)。因此，存儲(chǔ)器電路50具有高輸入，并且使得端子86的電位為低。
正相反，如果熔絲10保持連接，那么互連W上積累的電子電荷經(jīng)由端子40泄漏到地(也就是，不會(huì)內(nèi)在地發(fā)生充電)，并且互連W下降到地電位(低電平)。因此，存儲(chǔ)器電路50具有低輸出，并使端子86的電位為高。
然后，端子64下降為低，從而截止傳輸門60，并且導(dǎo)通FET 73、75。這使得能夠?qū)⑷劢z10是否被燒斷的判斷結(jié)果存儲(chǔ)到存儲(chǔ)器電路50中。然后，根據(jù)端子86的邏輯狀態(tài)(高或低)來判斷熔絲10的狀態(tài)，也就是將使用哪一個(gè)位線。
在截止傳輸門60之后，導(dǎo)通傳輸門32。這使互連W的電位下降到地電位，并且使熔絲10的兩端之間的電位差基本上為零。在半導(dǎo)體器件1的正常操作期間，該狀態(tài)保持不變，并且施加于熔絲10的電位差保持為零。
同樣，具有位于其中的電位差減小電路30的第三實(shí)施例的半導(dǎo)體器件能夠在判斷之后減小電位差，該電位差是當(dāng)進(jìn)行斷開判斷時(shí)由電位差給予電路20施加在熔絲的兩端之間的。這成功地減小了燒斷的熔絲10的短路危險(xiǎn)。而且，因?yàn)橛呻娢徊顪p小電路30將該電位差減小到基本上為零那樣低，所以使得能夠顯著地減小短路的危險(xiǎn)。
也提供傳輸防止電路71。當(dāng)進(jìn)行熔絲10的斷開判斷時(shí)，傳輸防止電路71能夠防止存儲(chǔ)器電路50中存儲(chǔ)的信號(hào)流回到熔絲10。因此，能夠抑制對(duì)于熔絲10的一端10b處的電位的負(fù)反饋的產(chǎn)生，并且從而防止對(duì)熔絲10是否被燒斷進(jìn)行誤判。
本發(fā)明的半導(dǎo)體器件決不限于上述實(shí)施例，并且可以以不同的方式修改。例如，如圖6所示，邏輯門70可以被構(gòu)造為不被包含在正反饋環(huán)路中。該圖所示的電路對(duì)應(yīng)于圖2所示的電路，其從圖2排除了FET 72和端子74。
如圖7所示，也允許使用單個(gè)傳輸門作為電位差減小電路的傳輸門并作為用于斷開連接而向熔絲提供電流的傳輸門。該圖所示的電路對(duì)應(yīng)于圖6所示的電路，其從圖6排除了傳輸門32、端子34和反相器88。在該電路中，傳輸門82、連接到傳輸門82的端子和端子84構(gòu)成電位差減小電路。
也允許采用在其中不具有電位差減小電路30的構(gòu)造。借助于提供的傳輸防止電路，甚至該構(gòu)造也能夠減小對(duì)熔絲10是否被燒斷的誤判危險(xiǎn)。
很明顯，本發(fā)明并不限于上述實(shí)施例，在不脫離本發(fā)明的范圍和精神的情況下，可以對(duì)其進(jìn)行修改和改變。
權(quán)利要求
1.一種半導(dǎo)體器件，包括熔絲；存儲(chǔ)器電路，其存儲(chǔ)指示所述熔絲是否被燒斷的判斷結(jié)果的信號(hào)；以及傳輸防止電路，當(dāng)進(jìn)行所述判斷時(shí)，其用于防止存儲(chǔ)在所述存儲(chǔ)器電路中的所述信號(hào)被傳輸?shù)剿鋈劢z。
2.如權(quán)利要求1所要求的半導(dǎo)體器件，其中所述傳輸防止電路具有邏輯門，該邏輯門允許輸入在所述熔絲的一端處的電位信號(hào)，并且根據(jù)所述電位信號(hào)來將高或低輸出信號(hào)輸出到所述存儲(chǔ)器電路。
3.如權(quán)利要求2所要求的半導(dǎo)體器件，進(jìn)一步包括位于所述邏輯門和所述存儲(chǔ)器電路之間的路徑上的傳輸門；所述輸出信號(hào)經(jīng)由所述傳輸門被輸入到所述存儲(chǔ)器電路。
4.如權(quán)利要求2所要求的半導(dǎo)體器件，其中所述邏輯門包含在正反饋環(huán)路中。
5.如權(quán)利要求2所要求的半導(dǎo)體器件，其中所述邏輯門是NAND電路。
全文摘要
圖2所示的熔絲外圍電路具有熔絲(10)、電位差給予電路(20)、電位差減小電路(30)、端子(40)、存儲(chǔ)器電路(50)、傳輸門(60)、以及邏輯門(70)。邏輯門(70)連接到傳輸門(60)的輸入端。邏輯門(70)用作傳輸防止電路，當(dāng)進(jìn)行斷開判斷時(shí)，其用于防止存儲(chǔ)在存儲(chǔ)器電路(50)中的信號(hào)被傳輸?shù)饺劢z(10)。
文檔編號(hào)G11C29/44GK1815624SQ20061000456
公開日2006年8月9日 申請日期2006年1月28日 優(yōu)先權(quán)日2005年2月2日
發(fā)明者上田岳洋 申請人:恩益禧電子股份有限公司