專(zhuān)利名稱(chēng)：預(yù)防非易失性存儲(chǔ)裝置檢查板程序程序失效的呼叫緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一非易失性存儲(chǔ)器裝置的呼叫緩沖器。
背景技術(shù)：
對(duì)非易失性存儲(chǔ)器裝置的需求逐漸增加長(zhǎng)，非易失性存儲(chǔ)器裝置可以電編程及擦除，且無(wú)需在一預(yù)定周期基礎(chǔ)上重寫(xiě)數(shù)據(jù)的刷新功能。下文中術(shù)語(yǔ)″程序″是指將數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元的操作。
為實(shí)現(xiàn)存儲(chǔ)器裝置的高集成，對(duì)NAND閃存裝置作了改進(jìn)，其中多個(gè)存儲(chǔ)器單元經(jīng)串聯(lián)(意即，一種相鄰單元共享漏極或源極的結(jié)構(gòu))以形成一串。NAND閃存裝置是一不同于NOR型閃存裝置的用于連續(xù)讀取信息的存儲(chǔ)器裝置。
在NAND閃存裝置中，使用一呼叫緩沖器(page buffer)以在一較短時(shí)間周期內(nèi)儲(chǔ)存大量信息或讀取所儲(chǔ)存的信息。呼叫緩沖器接收來(lái)自一I/O接腳的大量信息且將該信息提供至存儲(chǔ)器單元，或儲(chǔ)存存儲(chǔ)器單元數(shù)據(jù)且接著輸出該數(shù)據(jù)。呼叫緩沖器通常具有一單一寄存器以便臨時(shí)儲(chǔ)存數(shù)據(jù)。然而近來(lái)，呼叫緩沖器使用雙寄存器以當(dāng)在一NAND閃存裝置中對(duì)大量數(shù)據(jù)編程時(shí)增加程序速度。
在現(xiàn)有技術(shù)中，裝置容量相對(duì)較小且可使用一單層呼叫緩沖器。然而近來(lái)，裝置容量已顯著增加。由于如圖1中所示層壓呼叫緩沖器，因此行線(Y線)經(jīng)延長(zhǎng)以容納增加的容量。
圖1示意地顯示了呼叫緩沖器的結(jié)構(gòu)。圖1還顯示了在檢查板程序操作中交替輸入程序數(shù)據(jù)及擦除數(shù)據(jù)。
從圖1可看出位于接近存儲(chǔ)器單元的呼叫緩沖器具有較長(zhǎng)行線Y0-YN。
在檢查板程序的時(shí)候，根據(jù)一數(shù)據(jù)輸入信號(hào)(nDI)接通呼叫緩沖器的一數(shù)據(jù)輸入晶體管12以便輸入程序數(shù)據(jù)。根據(jù)一數(shù)據(jù)輸入信號(hào)(DI)接通一數(shù)據(jù)輸入晶體管11以便輸入擦除數(shù)據(jù)。
然而，若行線(路徑)被加長(zhǎng)，則發(fā)生以下問(wèn)題已鎖存入呼叫緩沖器的一鎖存電路10的一節(jié)點(diǎn)QAb中的程序數(shù)據(jù)″1″經(jīng)由在檢查板程序時(shí)間處根據(jù)數(shù)據(jù)輸入信號(hào)(nDI)接通的數(shù)據(jù)輸入晶體管12而轉(zhuǎn)移為程序數(shù)據(jù)″0″。這是因?yàn)閿?shù)據(jù)輸入晶體管11接通太快以便輸入擦除數(shù)據(jù)(圖1中由″1″所指示的擦除數(shù)據(jù)是指一單元狀態(tài)，且當(dāng)輸入擦除數(shù)據(jù)時(shí)，鎖存電路110的節(jié)點(diǎn)QAb以″0″輸入)。即，若根據(jù)在數(shù)據(jù)并未完全加載至該行線的狀態(tài)下的數(shù)據(jù)輸入信號(hào)(DI)接通數(shù)據(jù)輸入晶體管11，則鎖存電路110的節(jié)點(diǎn)QAb的程序數(shù)據(jù)″1″放電且接著改變?yōu)槌绦驍?shù)據(jù)″0″。
如上所述，若已鎖存于鎖存電路110的節(jié)點(diǎn)QAb上的程序數(shù)據(jù)″1″被轉(zhuǎn)移為程序數(shù)據(jù)″0″，則在存儲(chǔ)器單元的程序操作的時(shí)候產(chǎn)生一″失效″狀態(tài)。

發(fā)明內(nèi)容
本發(fā)明的一優(yōu)點(diǎn)為一種呼叫緩沖器在一NAND閃存裝置的一檢查板程序操作的時(shí)候?qū)?shù)據(jù)緩慢傳輸至寄存器而不改變已鎖存入一呼叫緩沖器的一寄存器中的數(shù)據(jù)值。由于減少了在NAND閃存裝置的程序操作期間的失效的發(fā)生而改善了成品率。
在一實(shí)施例中，一非易失性存儲(chǔ)器裝置包括一存儲(chǔ)器單元陣列；及一呼叫緩沖器，其耦接至該存儲(chǔ)器單元陣列且包括一第一寄存器，該第一寄存器具有一第一輸入單元以接收第一程序數(shù)據(jù)、一第二輸入單元以接收第一擦除數(shù)據(jù)、一耦接至第一輸入單元的第一延遲組件及一耦接至第二輸入單元的第二延遲組件。第一輸入單元被構(gòu)成為以根據(jù)第一數(shù)據(jù)輸入信號(hào)將第一程序數(shù)據(jù)轉(zhuǎn)移至第一寄存器的第一節(jié)點(diǎn)，且第二輸入單元經(jīng)組態(tài)以根據(jù)第二數(shù)據(jù)輸入信號(hào)將第一擦除程序轉(zhuǎn)移至第一寄存器的第二節(jié)點(diǎn)。第一及第二延遲組件經(jīng)使用以分別將第一及第二數(shù)據(jù)輸入信號(hào)的一輸入延遲至第一及第二輸入單元，且在檢查板程序操作期間分別將輸入第一程序數(shù)據(jù)及第一擦除數(shù)據(jù)的額外時(shí)間提供入第一及第二輸入單元中。
在另一實(shí)施例中，非易失性存儲(chǔ)器裝置的一呼叫緩沖器包括一第一寄存器，該第一寄存器具有一第一輸入單元以根據(jù)經(jīng)由第一數(shù)據(jù)路徑由第一輸入單元所接收的第一數(shù)據(jù)輸入信號(hào)來(lái)接收程序數(shù)據(jù)及一第二輸入單元以根據(jù)經(jīng)由第二數(shù)據(jù)路徑由第二輸入單元所接收的第二數(shù)據(jù)輸入信號(hào)來(lái)接收擦除數(shù)據(jù)。第一輸入單元根據(jù)第一數(shù)據(jù)輸入信號(hào)將程序數(shù)據(jù)轉(zhuǎn)移至第一寄存器的第一節(jié)點(diǎn)，且第二輸入單元根據(jù)第二數(shù)據(jù)輸入信號(hào)將擦除數(shù)據(jù)轉(zhuǎn)移至第一寄存器的第二節(jié)點(diǎn)。將第一輸入單元提供于一行線與第一節(jié)點(diǎn)之間，且將第二輸入單元提供于行線與第二節(jié)點(diǎn)之間，分別經(jīng)由行線將程序數(shù)據(jù)及擦除數(shù)據(jù)輸入至第一及第二輸入單元。第一數(shù)據(jù)路徑被構(gòu)成為充分長(zhǎng)以將第一數(shù)據(jù)輸入信號(hào)的一輸入延遲至第一輸入單元且提供一額外時(shí)間以將程序數(shù)據(jù)輸入至第一輸入單元。


圖1為一其中累積呼叫緩沖器的現(xiàn)有的NAND閃存裝置的方塊圖；圖2為根據(jù)本發(fā)明的一實(shí)施例的一NAND閃存裝置的電路圖；圖3A為用于驅(qū)動(dòng)一呼叫緩沖器的數(shù)據(jù)輸入晶體管的數(shù)據(jù)輸入信號(hào)的波形，其中在一寄存器中未提供延遲電容器；和圖3B顯示了用于驅(qū)動(dòng)一呼叫緩沖器的數(shù)據(jù)輸入晶體管的數(shù)據(jù)輸入信號(hào)的脈沖波形，其中在一寄存器中提供了延遲電容器。
附圖符號(hào)說(shuō)明11 數(shù)據(jù)輸入晶體管12 數(shù)據(jù)輸入晶體管100存儲(chǔ)器單元陣列110鎖存電路200呼叫緩沖器210偏壓?jiǎn)卧?20預(yù)充電單元230回拷程序單元240第一寄存器250第二寄存器300行選擇單元BSLe 位線選擇信號(hào)BSLo 位線選擇信號(hào)C1，C2 延遲電容器CPBK 回拷信號(hào)
CSL 通用源極線DI數(shù)據(jù)輸入信號(hào)DISCHe柵極控制信號(hào)DST 漏極選擇晶體管LT1 第一鎖存電路MC0至MCn 存儲(chǔ)器單元N 晶體管P11 PMOS晶體管PBDO_L讀取信號(hào)PGM_L 程序信號(hào)Prech 預(yù)充電PRECHb預(yù)充電信號(hào)QA節(jié)點(diǎn)QAb 節(jié)點(diǎn)QB節(jié)點(diǎn)QBb 節(jié)點(diǎn)RST_L 重置信號(hào)SO感測(cè)線SST 源極選擇晶體管VCC 電源電壓VIRPWR偏壓信號(hào)VSS 地電壓WL字線Y-DRV 行選擇信號(hào)具體實(shí)施方式
將參照附圖結(jié)合較佳實(shí)施例來(lái)描述本發(fā)明。
圖2為根據(jù)本發(fā)明的一較佳實(shí)施例的例如NAND閃存裝置的非易失性存儲(chǔ)器裝置的電路圖。NAND閃存裝置包括一存儲(chǔ)器單元陣列100、一呼叫緩沖器200及一行選擇單元300。
存儲(chǔ)器單元陣列100包括存儲(chǔ)器單元MC0至MCn。存儲(chǔ)器單元MC0至MCn在一漏極選擇晶體管DST與一源極選擇晶體管SST之間串聯(lián)以形成單元串。將漏極選擇晶體管DST連接至位線BLe、BLo中的每一個(gè)，且將源極選擇晶體管SST連接至一通用源極線CSL。位線BLe指示一偶數(shù)位線，且位線BLo指示一奇數(shù)位線。存儲(chǔ)器單元(例如，M1)由一諸如WL1的字線控制且形成呼叫(page)。
呼叫緩沖器200提供于存儲(chǔ)器單元陣列100與行選擇單元300之間，且包括一位線選擇及偏壓?jiǎn)卧?10、一預(yù)充電單元220、一回拷(copyback)程序單元230、一第一寄存器240及一第二寄存器250。偶數(shù)位線BLe及奇數(shù)位線BLo經(jīng)由一感測(cè)線SO連接至呼叫緩沖器200。NAND裝置可包括多個(gè)呼叫緩沖器。在圖2中僅示出了一個(gè)呼叫緩沖器200。
位線選擇及偏壓?jiǎn)卧?10包括偏壓供給晶體管N11、N12及位線選擇晶體管N13、N14。偏壓提供晶體管N11的一端連接至偶數(shù)位線BLe，且另一端連接至一用于施加一偏壓信號(hào)(VIRPWR)的線。使用一柵極控制信號(hào)(DISCHe)來(lái)接通或斷開(kāi)偏壓提供晶體管N11。為將數(shù)據(jù)編程到與偶數(shù)位線BLe相關(guān)聯(lián)的單元中，偏壓提供晶體管N11根據(jù)柵極控制信號(hào)(DISCHe)接通且將一電源電壓(VCC)施加至偶數(shù)位線BLe作為偏壓信號(hào)(VIRPWR)。偏壓提供晶體管N12的一端連接至奇數(shù)位線BLo，且另一端連接至一用于施加偏壓信號(hào)(VIRPWR)的線。使用一柵極控制信號(hào)(DISCHo)來(lái)接通或斷開(kāi)偏壓提供晶體管N12。為將數(shù)據(jù)編程到與奇數(shù)位線BLo相關(guān)聯(lián)的單元中，偏壓提供晶體管N12根據(jù)柵極控制信號(hào)(DISCHo)接通且將電源電壓(VCC)施加至奇數(shù)位線BLo作為偏壓信號(hào)(VIRPWR)。位線選擇晶體管N13根據(jù)位線選擇信號(hào)(BSLe)將偶數(shù)位線BLe連接至感測(cè)線SO，且位線選擇晶體管N14根據(jù)位線選擇信號(hào)(BSLo)將奇數(shù)位線BLo連接至感測(cè)線SO。如本文中所使用，術(shù)語(yǔ)″數(shù)據(jù)″是指一個(gè)或多個(gè)信息位。
預(yù)充電單元220包括一連接于電源電壓(VCC)與感測(cè)線SO之間的PMOS晶體管P11。使用一預(yù)充電信號(hào)(PRECHb)接通或斷開(kāi)PMOS晶體管P11。該P(yáng)MOS晶體管P11使用電源電壓(VCC)預(yù)充電感測(cè)線SO且在一讀取操作中經(jīng)由感測(cè)線SO將電流提供至位線BLe或BLo。
回拷程序單元230包括一連接于感測(cè)線SO與第一寄存器240之間的NMOS晶體管N28。在一回拷程序操作的時(shí)候，使用一回拷信號(hào)(CPBK)接通或斷開(kāi)NMOS晶體管N28。此時(shí)，NMOS晶體管N28起作用以連接第一寄存器240及感測(cè)線SO以便在回拷程序操作的時(shí)候?qū)?chǔ)存于第一寄存器240中的一單元的數(shù)據(jù)重新編程為另一單元。
第一寄存器240包括第一鎖存電路LT1，NMOS晶體管N21、N22，重置晶體管N23，數(shù)據(jù)輸入晶體管N24、N25，反相器IV11至IV14，延遲電容器C1、C2，反相器IV3，程序晶體管N26，讀取晶體管N27及驗(yàn)證晶體管P12。第一鎖存電路LT1包括反相器IV1、IV2且鎖存自存儲(chǔ)器單元讀取的數(shù)據(jù)或待編程的數(shù)據(jù)。根據(jù)感測(cè)線SO的一信號(hào)接通或斷開(kāi)NMOS晶體管N21，且根據(jù)一主要鎖存信號(hào)(LCH_L)接通或斷開(kāi)NMOS晶體管N22。當(dāng)NMOS晶體管N21接通時(shí)接通NMOS晶體管N22，從而將第一鎖存電路LT1的節(jié)點(diǎn)QAb設(shè)定為″0″且將節(jié)點(diǎn)QA設(shè)定為″1″。重置晶體管N23連接于第一鎖存電路LT1的節(jié)點(diǎn)QA與一地電壓(VSS)之間，且包括一NMOS晶體管，該NMOS晶體管的柵極被施加一重置信號(hào)(RST_L)。重置晶體管N23將第一鎖存電路LT1的節(jié)點(diǎn)QA初始化為″0″且將節(jié)點(diǎn)QAb初始化為″1″。數(shù)據(jù)輸入晶體管N24連接于第一鎖存電路LT1的節(jié)點(diǎn)QAb與行選擇單元300之間且接收作為一控制信號(hào)的數(shù)據(jù)輸入信號(hào)(DI_L)。在本實(shí)施例中，晶體管N24是一NMOS晶體管。數(shù)據(jù)輸入晶體管N25連接于第一鎖存電路LT1的節(jié)點(diǎn)QA與行選擇單元300之間且接收作為一控制信號(hào)的數(shù)據(jù)輸入信號(hào)(nDI_L)。在本實(shí)施例中，晶體管N25是一NMOS晶體管。數(shù)據(jù)輸入晶體管N24、N25根據(jù)數(shù)據(jù)輸入信號(hào)(DI_L、nDI_L)而接通且起儲(chǔ)存自第一鎖存電路LT1中的一外部源所接收的程序數(shù)據(jù)或擦除數(shù)據(jù)的作用。這些數(shù)據(jù)經(jīng)由一數(shù)據(jù)線DL而被接收。
延遲電容器C1及C2被提供以便形成如圖3B中所示的數(shù)據(jù)輸入信號(hào)(DI_L及nDI_L)的波形，意即以便緩慢接通數(shù)據(jù)輸入晶體管N24及N25。這些電容器被構(gòu)成為延遲正施加至數(shù)據(jù)輸入晶體管N24、N25的數(shù)據(jù)輸入信號(hào)(DI_L及nDI_L)，以便延遲待儲(chǔ)存于鎖存電路LT1中的程序或擦除數(shù)據(jù)。電容器C1及C2的大小可調(diào)節(jié)以獲得一所需延遲時(shí)間，意即，可使用較大電容器來(lái)延長(zhǎng)延遲時(shí)間且使用一較小電容器來(lái)縮短延遲時(shí)間。圖3A示出了當(dāng)未在第一寄存器中提供延遲電容器C1及C2時(shí)的數(shù)據(jù)輸入信號(hào)(DI、nDI)的脈沖波形。圖3B示出了當(dāng)在第一寄存器中提供延遲電容器時(shí)的數(shù)據(jù)輸入信號(hào)(DI、nDI)的脈沖波形。
反相器IV11及IV12緩沖數(shù)據(jù)輸入信號(hào)(DI_L)且在一給定延遲之后輸出其。反相器IV13及IV14緩沖數(shù)據(jù)輸入信號(hào)(nDI_L)且在一給定延遲之后輸出其。反相器IV3反轉(zhuǎn)第一鎖存電路LT1的節(jié)點(diǎn)QAb的一信號(hào)。程序晶體管N26連接于感測(cè)線SO與反相器IV3的輸出端子之間，且包括一NMOS晶體管，該NMOS晶體管的柵極被施加一程序信號(hào)(PGM_L)。程序晶體管N26傳輸程序數(shù)據(jù)或擦除數(shù)據(jù)，意即，將反相器IV3的一輸出信號(hào)經(jīng)由感測(cè)線SO傳輸至位線BLe或BLo。讀取晶體管N27連接于反相器IV3的輸出端子與行選擇單元300之間且包括一NMOS晶體管，該NMOS晶體管的柵極被施加一讀取信號(hào)(PBDO_L)。讀取晶體管N27傳輸自存儲(chǔ)器單元輸出的數(shù)據(jù)，意即將反相器IV3的一輸出信號(hào)經(jīng)由行選擇單元300傳輸至數(shù)據(jù)線DL。驗(yàn)證晶體管P12連接于電源電壓(VCC)與節(jié)點(diǎn)nWDO_L之間且包括一PMOS晶體管，該P(yáng)MOS晶體管的柵極經(jīng)施加第一鎖存電路LT1的節(jié)點(diǎn)QA的一信號(hào)。驗(yàn)證晶體管P12起驗(yàn)證程序或擦除的作用，且藉由讀取一自第一鎖存電路LT1的節(jié)點(diǎn)QA所接收的信號(hào)來(lái)驗(yàn)證程序或擦除的通過(guò)或失效。
第二寄存器250包括第二鎖存電路LT2、NMOS晶體管N31及N32、重置晶體管N33、數(shù)據(jù)輸入晶體管N34及N35、反相器IV15至IV18、延遲電容器C3及C4、反相器IV6、程序晶體管N36、讀取晶體管N37及驗(yàn)證晶體管P13。這些組件執(zhí)行與在第一寄存器240中的相應(yīng)組件相似的功能。
行選擇單元300包括一根據(jù)一行選擇信號(hào)(Y-DRV)控制的NMOS晶體管N38。NMOS晶體管N38起連接呼叫緩沖器200及數(shù)據(jù)線DL的作用。行選擇信號(hào)(Y-DRV)是由一行地址產(chǎn)生。
如上所述，在程序、讀取及驗(yàn)證操作的時(shí)候，呼叫緩沖器的第一及第二寄存器240、250選擇性地操作。舉例而言，若啟動(dòng)第一寄存器240以執(zhí)行程序、讀取及驗(yàn)證操作，則第二寄存器250不啟動(dòng)。若啟動(dòng)第二寄存器250以執(zhí)行程序、讀取及驗(yàn)證操作，則第一寄存器240不啟動(dòng)。
根據(jù)本實(shí)施例，鎖存電路LT1或LT2的節(jié)點(diǎn)QAb或節(jié)點(diǎn)QBb的程序數(shù)據(jù)的電壓電平并非藉由緩慢接通數(shù)據(jù)輸入晶體管N24及N25(或N34及N35)來(lái)改變。即，程序數(shù)據(jù)或擦除數(shù)據(jù)被緩慢轉(zhuǎn)移至鎖存電路LT1或LT23B。
以下將描述啟動(dòng)第一寄存器240的情況作為一實(shí)例。數(shù)據(jù)輸入晶體管N25根據(jù)數(shù)據(jù)輸入信號(hào)(nDI_L)來(lái)接通且程序數(shù)據(jù)輸入至呼叫緩沖器的第一鎖存電路LT1。數(shù)據(jù)輸入晶體管N24接著根據(jù)數(shù)據(jù)輸入信號(hào)(DI_L)來(lái)接通且擦除數(shù)據(jù)輸入至呼叫緩沖器的第一鎖存電路LT1。以此方式，藉由交替輸入程序數(shù)據(jù)及擦除數(shù)據(jù)所執(zhí)行的程序操作稱(chēng)之為檢查板程序。
在此情況下，輸入至呼叫緩沖器的第一鎖存電路LT1的擦除數(shù)據(jù)及程序數(shù)據(jù)均為″0″。更詳細(xì)地說(shuō)，若根據(jù)數(shù)據(jù)輸入信號(hào)(nDI_L)接通數(shù)據(jù)輸入晶體管N25，則以程序數(shù)據(jù)″0″輸入第一鎖存電路LT1的節(jié)點(diǎn)QA且以″0″輸入位線BLe或BLo。另一方面，若根據(jù)數(shù)據(jù)輸入信號(hào)(DI_L)接通數(shù)據(jù)輸入晶體管N24，則以擦除數(shù)據(jù)″0″輸入第一鎖存電路LT1的節(jié)點(diǎn)QAb且經(jīng)由反相器IV3以″1″輸入位線BLe或BLo。
在檢查板程序操作中，若根據(jù)數(shù)據(jù)輸入信號(hào)(nDI_L)接通數(shù)據(jù)輸入晶體管N25且程序數(shù)據(jù)輸入至第一鎖存電路LT1的節(jié)點(diǎn)QA，則第一鎖存電路LT1的節(jié)點(diǎn)QA鎖存″0″且第一鎖存電路LT1的節(jié)點(diǎn)QAb鎖存″1″。因此，行選擇晶體管N38被斷開(kāi)且Y線浮動(dòng)。此后，為將擦除數(shù)據(jù)″0″輸入至第一鎖存電路LT1的節(jié)點(diǎn)QAb，數(shù)據(jù)輸入晶體管N24使用數(shù)據(jù)輸入信號(hào)(DI_L)而接通。如圖2所示，將電容器C1耦接至輸入數(shù)據(jù)輸入信號(hào)(DI_LL)的線，以使得晶體管N24根據(jù)圖3B中所示的延遲的數(shù)據(jù)輸入信號(hào)(DI)來(lái)緩慢接通。延遲的數(shù)據(jù)輸入信號(hào)(DI)是輸入至反相器IV12的數(shù)據(jù)輸入信號(hào)(DI_L)的一延遲的波形。作為延遲的結(jié)果，將擦除數(shù)據(jù)加載至Y線所需的時(shí)間增加。因此，即使Y線被加長(zhǎng)，亦提供充足時(shí)間以將數(shù)據(jù)完全加載Y線中。因此，第一鎖存電路LT1的節(jié)點(diǎn)QAb及節(jié)點(diǎn)QB的值將不會(huì)改變。耦接至晶體管N25的電容器C2提供相對(duì)于數(shù)據(jù)輸入信號(hào)(nDL_L)類(lèi)似的延遲。
緩慢接通數(shù)據(jù)輸入晶體管N24、N25的另一方法為加長(zhǎng)一輸入數(shù)據(jù)輸入信號(hào)(DI、nDI)的線，以使得數(shù)據(jù)輸入信號(hào)(DI、nDI)如圖3A所示緩慢輸入至鎖存電路LT1或LT2而不使用電容器C1及C2。如圖3A及3B所示，使用電容器C1及C2的延遲時(shí)間與一輸入數(shù)據(jù)輸入信號(hào)的線被加長(zhǎng)的延遲時(shí)間相同。
舉例而言，對(duì)于一1G裝置而言，金屬1用作使用其將數(shù)據(jù)輸入信號(hào)(DI、nDI)輸入至鎖存電路的線。該線提供為大約200μm。這種線可用于將數(shù)據(jù)輸入信號(hào)(DI、nDI)施加至256個(gè)呼叫緩沖器。
若所使用的呼叫緩沖器的數(shù)目較少，則需要加長(zhǎng)數(shù)據(jù)輸入信號(hào)線。另一方面，若所使用的呼叫緩沖器的數(shù)目較多，則需要縮短數(shù)據(jù)輸入信號(hào)線。舉例而言，若為64個(gè)呼叫緩沖器，則數(shù)據(jù)輸入信號(hào)線需要大約800μm。
雖然已參考特定實(shí)施例做出現(xiàn)有描述，但應(yīng)了解，本領(lǐng)域的技術(shù)人員可在不脫離本發(fā)明的精神及范疇的條件下對(duì)以上特定實(shí)施例做出改變及修正。舉例而言，使用一可沿路徑添加的反相器而不使用一延遲電容器將數(shù)據(jù)輸入信號(hào)輸入至NMOS晶體管24、25。本發(fā)明的范圍由本發(fā)明的權(quán)利要求來(lái)界定。
權(quán)利要求
1.一種非易失性存儲(chǔ)器裝置，其包含一存儲(chǔ)器單元陣列；和一呼叫緩沖器，其耦接至該存儲(chǔ)器單元陣列且包括一第一寄存器，該第一寄存器具有一第一輸入單元以接收第一程序數(shù)據(jù)、一第二輸入單元以接收第一擦除數(shù)據(jù)、一耦接至該第一輸入單元的第一延遲組件及一耦接至該第二輸入單元的第二延遲組件，其中該第一輸入單元被構(gòu)成為以根據(jù)一第一數(shù)據(jù)輸入信號(hào)將該第一程序數(shù)據(jù)轉(zhuǎn)移至該第一寄存器的一第一節(jié)點(diǎn)，且該第二輸入單元被構(gòu)成為以根據(jù)一第二數(shù)據(jù)輸入信號(hào)將該第一擦除程序轉(zhuǎn)移至該第一寄存器的一第二節(jié)點(diǎn)，其中該第一延遲組件及該第二延遲組件用于分別將該第一數(shù)據(jù)輸入信號(hào)及該第二數(shù)據(jù)輸入信號(hào)的一輸入延遲至該第一輸入單元及該第二輸入單元，且提供一額外時(shí)間以在一檢查板程序操作期間分別將該第一程序數(shù)據(jù)及該第一擦除數(shù)據(jù)輸入至該第一輸入單元及該第二輸入單元中。
2.如權(quán)利要求1所述的裝置，其中該第一輸入單元經(jīng)由一第一數(shù)據(jù)路徑接收該第一數(shù)據(jù)輸入信號(hào)，其中該第一延遲組件耦接至該第一數(shù)據(jù)路徑。
3.如權(quán)利要求2所述的裝置，其中該第一輸入單元包含一提供于該第一寄存器的該第一節(jié)點(diǎn)與一行線之間的第一晶體管，該第一晶體管具有一被構(gòu)成為以經(jīng)由該第一數(shù)據(jù)路徑接收該第一數(shù)據(jù)輸入信號(hào)的柵極。
4.如權(quán)利要求3所述的裝置，其中該第二輸入單元經(jīng)由一第二數(shù)據(jù)路徑接收該第二數(shù)據(jù)輸入信號(hào)，其中該第二延遲組件耦接至該第二數(shù)據(jù)路徑。
5.如權(quán)利要求4所述的裝置，其中該第二輸入單元包含一提供于該第一寄存器的該第二節(jié)點(diǎn)與該行線之間的第二晶體管，該第二晶體管具有一被構(gòu)成為以經(jīng)由該第二數(shù)據(jù)路徑接收該第二數(shù)據(jù)輸入信號(hào)的柵極。
6.如權(quán)利要求1所述的裝置，其中該呼叫緩沖器進(jìn)一步包含一第二寄存器，該第二寄存器具有一第三輸入單元以接收第二程序數(shù)據(jù)，及一第四輸入單元以接收第二擦除數(shù)據(jù)，其中第三延遲組件及第四延遲組件分別耦接至該第三輸入單元及該第四輸入單元。
7.如權(quán)利要求6所述的裝置，其中該第三輸入單元根據(jù)一經(jīng)由一第三數(shù)據(jù)路徑輸入至第三輸入單元的第三數(shù)據(jù)輸入信號(hào)將該第二程序數(shù)據(jù)轉(zhuǎn)移至該第二寄存器的一第三節(jié)點(diǎn)，其中該第三延遲組件沿著該第三數(shù)據(jù)路徑而提供。
8.如權(quán)利要求7所述的裝置，其中該第三輸入單元包含一提供于該第二寄存器的該第三節(jié)點(diǎn)與一行線之間的第三晶體管。
9.如權(quán)利要求6所述的裝置，其中該第四輸入單元根據(jù)一經(jīng)由一第四數(shù)據(jù)路徑所接收的第四數(shù)據(jù)輸入信號(hào)將該第二擦除數(shù)據(jù)轉(zhuǎn)移至該第二寄存器的一第四節(jié)點(diǎn)，其中該第四延遲組件沿著該第四數(shù)據(jù)路徑而提供。
10.如權(quán)利要求9所述的裝置，其中該第四輸入單元包含一提供于該第二寄存器的該第二節(jié)點(diǎn)與一行線之間的第四晶體管。
11.如權(quán)利要求6所述的裝置，其中該第三延遲組件包括至少一電容器。
12.如權(quán)利要求1所述的裝置，其中該第一延遲組件包括至少一電容器。
13.如權(quán)利要求4所述的裝置，其中該第一節(jié)點(diǎn)及該第二節(jié)點(diǎn)被構(gòu)成為以處于不同二元狀態(tài)下，該程序數(shù)據(jù)經(jīng)由該行線輸入至該第一輸入單元。
14.如權(quán)利要求4所述的裝置，其中該呼叫緩沖器進(jìn)一步包含一耦接至該第一輸入單元及該第二輸入單元的鎖存器。
15.如權(quán)利要求4所述的裝置，其進(jìn)一步包含具有一第二寄存器的另一呼叫緩沖器，該第二寄存器具有一第三輸入單元以接收第二程序數(shù)據(jù)及一第四輸入單元以接收第二擦除數(shù)據(jù)，其中該第三輸入單元根據(jù)一第三數(shù)據(jù)輸入信號(hào)將該第二程序數(shù)據(jù)轉(zhuǎn)移至該第二寄存器的一第三節(jié)點(diǎn)，該第三輸入單元經(jīng)由一第三數(shù)據(jù)路徑接收該第三數(shù)據(jù)輸入信號(hào)，該第三數(shù)據(jù)路徑比該第一數(shù)據(jù)路徑短一給定長(zhǎng)度，其中該第一延遲組件包含該第一數(shù)據(jù)路徑的該給定長(zhǎng)度，該第一數(shù)據(jù)路徑比該第三數(shù)據(jù)路徑長(zhǎng)該給定長(zhǎng)度。
16.一種非易失性存儲(chǔ)器裝置的呼叫緩沖器，其包含一第一寄存器，其具有一第一輸入單元以根據(jù)一經(jīng)由一第一數(shù)據(jù)路徑由該第一輸入單元所接收的第一數(shù)據(jù)輸入信號(hào)來(lái)接收程序數(shù)據(jù)及一第二輸入單元以根據(jù)一經(jīng)由一第二數(shù)據(jù)路徑由該第二輸入單元所接收的第二數(shù)據(jù)輸入信號(hào)來(lái)接收擦除數(shù)據(jù)，其中該第一輸入單元根據(jù)該第一數(shù)據(jù)輸入信號(hào)將該程序數(shù)據(jù)轉(zhuǎn)移至該第一寄存器的一第一節(jié)點(diǎn)，且該第二輸入單元根據(jù)該第二數(shù)據(jù)輸入信號(hào)將該擦除數(shù)據(jù)轉(zhuǎn)移至該第一寄存器的一第二節(jié)點(diǎn)，其中該第一輸入單元提供于一行線與該第一節(jié)點(diǎn)之間，且該第二輸入單元提供于該行線與該第二節(jié)點(diǎn)之間，該程序數(shù)據(jù)及該擦除數(shù)據(jù)分別經(jīng)由該行線輸入至該第一輸入單元及該第二輸入單元，其中該第一數(shù)據(jù)路徑被構(gòu)成為充分長(zhǎng)以將該第一數(shù)據(jù)輸入信號(hào)的一輸入延遲至該第一輸入單元且提供一額外時(shí)間以將該程序數(shù)據(jù)輸入至該第一輸入單元。
17.如權(quán)利要求16所述的呼叫緩沖器，其中該第一數(shù)據(jù)路徑使用金屬1而形成。
18.如權(quán)利要求16所述的呼叫緩沖器，其進(jìn)一步包含一第二寄存器，該第二寄存器具有一根據(jù)一第三數(shù)據(jù)輸入信號(hào)接收程序數(shù)據(jù)的第三輸入單元及一根據(jù)一第四數(shù)據(jù)輸入信號(hào)接收擦除數(shù)據(jù)的第四輸入單元，其中一自其將該第三數(shù)據(jù)輸入信號(hào)輸入至該第三輸入單元的數(shù)據(jù)路徑被構(gòu)成為充分長(zhǎng)以將第三數(shù)據(jù)輸入信號(hào)的一輸入延遲至該第三輸入單元。
19.如權(quán)利要求13所述的呼叫緩沖器，其中與該第三輸入單元相關(guān)聯(lián)的該數(shù)據(jù)路徑藉由金屬1而確定。
全文摘要
本發(fā)明提供一種呼叫緩沖器，其中已鎖存入一呼叫緩沖器的一寄存器中的數(shù)據(jù)值并非藉由在一NAND閃存裝置的一檢查板程序操作中將數(shù)據(jù)緩慢傳輸至寄存器來(lái)改變。該呼叫緩沖器包括一第一寄存器，其具有一用于交替接收程序數(shù)據(jù)及擦除數(shù)據(jù)的第一輸入單元；及一第二寄存器，其具有一用于交替接收程序數(shù)據(jù)及擦除數(shù)據(jù)的第二輸入單元。充電裝置分別耦接至第一輸入單元及第二輸入單元以便將程序數(shù)據(jù)或擦除數(shù)據(jù)緩慢輸入至第一輸入單元或第二輸入單元。
文檔編號(hào)G11C16/06GK1835122SQ200610004420
公開(kāi)日2006年9月20日 申請(qǐng)日期2006年2月10日 優(yōu)先權(quán)日2005年3月15日
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