專利名稱：Ddr2操作模式中附加延遲的高效率寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種集成電路，且特別是有關(guān)于一種用于將延遲加入到DDR2標(biāo)準(zhǔn)操作的集成電路存儲(chǔ)器的位址和指令信號(hào)路徑中的電路和方法。
背景技術(shù)：
附加延遲(additive latency)是DDR2標(biāo)準(zhǔn)引入的修改部分。其設(shè)計(jì)是用以于數(shù)據(jù)到存儲(chǔ)器的傳送往/來期間，使指令調(diào)度器(instructionscheduler)的閑置時(shí)間降到最少。雖然DDR2標(biāo)準(zhǔn)要求附加延遲，但是習(xí)知提供附加延遲的電路會(huì)影響DDR2標(biāo)準(zhǔn)所提供性能增強(qiáng)的嚴(yán)重缺陷。這些電路通常被分為兩類。一為基于并行(parallel-based)的電路和方法對電路的最后輸出路徑造成很大的負(fù)載。另一為基于串列(serial-based)的電路可最小化輸出負(fù)載，但是該電路和方法過于緩慢。其他常見的附加延遲電路的缺陷，還包括隨著時(shí)間、溫度及操作條件改變所造成的易變性而產(chǎn)生的性能變化及時(shí)間延遲。
因此，所需要提供的是一種能提供DDR2標(biāo)準(zhǔn)所需附加延遲的電路和方法，而不會(huì)對電路的輸出造成很大的負(fù)擔(dān)，并且運(yùn)用于符合DDR2標(biāo)準(zhǔn)的集成電路存儲(chǔ)器中時(shí)，速度足夠快。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種符合DDR2標(biāo)準(zhǔn)的集成電路存儲(chǔ)器的附加延遲電路和方法實(shí)現(xiàn)了速度和最后輸出路徑負(fù)載兩者的折衷的效果。附加延遲電路和方法的實(shí)施例以很少數(shù)量的晶體管來完成，因而較佳地縮減了所需要的集成電路面積。對每一周期未使用一全DQ正反型(DQflip-flop)寄存器而連續(xù)地移位位址(或指令)，而是給附加延遲的每個(gè)情況(case)指定一個(gè)半正反寄存器。根據(jù)本發(fā)明的實(shí)施例，不以提供共用的時(shí)脈信號(hào)給附加延遲串鏈(additive latency chain)，而是產(chǎn)生一個(gè)獨(dú)特的時(shí)脈來控制附加延遲串鏈中的每個(gè)位元。
在DDR2標(biāo)準(zhǔn)中，新的READ或WRITE指令不能在連續(xù)的周期中發(fā)出。只要指定給延遲寄存器串鏈中兩個(gè)相鄰位元的時(shí)脈不是同時(shí)有效，全部數(shù)據(jù)都可以正確地給予時(shí)脈。在延遲寄存器串鏈中需要有足夠的寄存位元來支援該部分特定的最高附加延遲。對于小于最大值的延遲設(shè)定，這些指定給超過所選擇延遲上的位元的時(shí)脈在“ON”狀態(tài)被致使能(enable)，因此數(shù)據(jù)在未被給予時(shí)脈下(un-clocked)傳送。AL<0>情況(附加延遲等于零)較為特殊，因?yàn)檫@種情況對速度很敏感，因此根據(jù)本發(fā)明的一個(gè)實(shí)施例，為這種情況提供一個(gè)單獨(dú)的旁路路徑。
位址和指令資訊都通過附加延遲串鏈進(jìn)行延遲。一旦以適當(dāng)數(shù)目的周期予以延遲，則位址資訊保持在該狀態(tài)直到需要一新狀態(tài)為止。然而，一旦達(dá)到適當(dāng)?shù)难舆t點(diǎn)，指令資訊則只能保持有效一個(gè)周期。依據(jù)本發(fā)明一個(gè)實(shí)施例，對重設(shè)指令信號(hào)提供特殊的規(guī)定，所以這些指令只保持有效一個(gè)周期。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。


圖1繪示為根據(jù)本發(fā)明的用于位址信號(hào)的附加延遲電路的示意圖。
圖2繪示為根據(jù)本發(fā)明的用于指令信號(hào)的附加延遲電路的示意圖，其包括一個(gè)特殊的重置電路。
圖3繪示為根據(jù)本發(fā)明的方法的用于產(chǎn)生獨(dú)特的時(shí)脈信號(hào)的時(shí)脈產(chǎn)生器示意圖。
圖4繪示為根據(jù)本發(fā)明的方法的用于初始化延遲功能的初始化電路示意圖。
圖5繪示為根據(jù)本發(fā)明一個(gè)實(shí)施例的完整附加延遲電路的方塊圖，顯示出與每個(gè)電路方塊相關(guān)的輸入、輸出和控制信號(hào)。
圖6繪示為一所需的四個(gè)附加延遲的各種計(jì)時(shí)信號(hào)的時(shí)序圖。
圖7繪示為一所需的三個(gè)附加延遲的各種計(jì)時(shí)信號(hào)的時(shí)序圖。
圖8繪示為一所需的兩個(gè)附加延遲的各種計(jì)時(shí)信號(hào)的時(shí)序圖。
圖9繪示為一所需的一個(gè)附加延遲的各種計(jì)時(shí)信號(hào)的時(shí)序圖。
圖10繪示為一時(shí)序圖，其本質(zhì)上相似于圖6～圖9的時(shí)序圖，但顯示出多時(shí)脈的情況。
10、20附加延遲電路I9、I40、I48、I53、I61、I60傳輸閘U1、U3、U5、U10、U 12、U13鎖存器U7、U8、U9反相器I1、I2、I3、I4、I5、I6、I7傳輸閘U1、U3、U5、U10、U12鎖存器U7、U8、U9、U17反相器M11、M14、M15晶體管
U14/U15互耦鎖存器U16邏輯反或閘30、32時(shí)脈產(chǎn)生器電路40初始化電路U1、U3、U4、U5、U6、U8、U9、U12反相器U6/I0鎖存器U11、U10、U3邏輯反或閘I12、M10、M11、M12、M13、M14、M15晶體管U2邏輯反及閘50整個(gè)附加延遲電路的方塊圖51、52、53、54、55、56、57方塊M14N通道元件具體實(shí)施方式
請參考圖1，其繪示為根據(jù)本發(fā)明一實(shí)施例用于位址信號(hào)的附加延遲電路10的示意圖。電路10包括四個(gè)“半鎖存”(half-latch)級(jí)或寄存位元，每一級(jí)或寄存位元包括一個(gè)傳輸閘(transmission gate)和一個(gè)互耦(cross-coupled)鎖存器。每個(gè)半鎖存級(jí)還接收一個(gè)獨(dú)特的時(shí)脈和反相時(shí)脈信號(hào)。例如，用于提供四個(gè)附加延遲的半鎖存級(jí)包括傳輸閘I9和鎖存器U10，以及獨(dú)特的時(shí)脈信號(hào)ACLK<4>和ACLKB<4>。用于提供三個(gè)(或更多的)附加延遲的半鎖存級(jí)包括傳輸閘I53和鎖存器U1，以及獨(dú)特的時(shí)脈信號(hào)ACLK<3>和ACLKB<3>。用于提供兩個(gè)(或更多的)附加延遲的半鎖存級(jí)包括傳輸閘I61和鎖存器U3，以及獨(dú)特的時(shí)脈信號(hào)ACLK<2>和ACLKB<2>。用于提供一個(gè)(或更多的)附加延遲的半鎖存級(jí)包括傳輸閘I60和鎖存器U5，以及獨(dú)特的時(shí)脈信號(hào)ACLK<1>和ACLKB<1>。注意半鎖存級(jí)的位置。與增加的附加延遲相關(guān)的半鎖存級(jí)較靠近寄存位元串鏈的開始處，且與減少的附加延遲相關(guān)的半鎖存級(jí)較靠近寄存位元串鏈的末端。
電路10還包括反相器U7和U8，以及傳輸閘I48。傳輸閘接收AAEB和AAE信號(hào)，這些信號(hào)為初始化信號(hào)，以下進(jìn)一步詳細(xì)說明。晶體管M11耦接到寄存位元串鏈并接收PWRUP信號(hào)，該信號(hào)也是用于初始化操作。電路10的位址輸入信號(hào)為代表“Address INput Bar”(位址輸入欄)的AINB，或?yàn)榉聪辔恢份斎胄盘?hào)。
對于不需要附加延遲的情況時(shí)，提供一個(gè)旁路電路(bypass circuit)，其包括傳輸閘I40，和獨(dú)特的時(shí)脈信號(hào)ALB<0>和AL<0>，以及鎖存器U12/U13和反相器U9。電路10的輸出信號(hào)為代表“Address INput Bar Additivelatency”(位址輸入欄附加延遲)的AINBAL。電路10的輸出信號(hào)為輸入位址信號(hào)的時(shí)間移位的復(fù)制(time-shifted copy)，可以一個(gè)、兩個(gè)、三個(gè)或四個(gè)時(shí)脈周期進(jìn)行移位，而符合DDR2標(biāo)準(zhǔn)所要求。
請參考圖2所示，其繪示根據(jù)本發(fā)明一實(shí)施例的用于指令信號(hào)的附加延遲電路20的示意圖，如圖所示其包括一個(gè)特殊的重置電路。電路20還接收四個(gè)“半鎖存”級(jí)或寄存位元，每一級(jí)或寄存位元包括對應(yīng)先前圖1所述的傳輸閘和互耦鎖存器。每個(gè)半鎖存級(jí)還包括一個(gè)獨(dú)特的時(shí)脈和反相時(shí)脈信號(hào)。例如，用于提供四個(gè)附加延遲的半鎖存級(jí)包括傳輸閘I2和鎖存器U10，以及獨(dú)特的時(shí)脈信號(hào)ACLK<4>和ACLKB<4>。用于提供三個(gè)(或更多的)附加延遲的半鎖存級(jí)包括傳輸閘I 3和鎖存器U1，以及獨(dú)特的時(shí)脈信號(hào)ACLK<3>和ACLKB<3>。用于提供兩個(gè)(或更多的)附加延遲的半鎖存級(jí)包括傳輸閘I4和鎖存器U3，以及獨(dú)特的時(shí)脈信號(hào)ACLK<2>和ACLKB<2>。用于提供一個(gè)(或更多的)附加延遲的半鎖存級(jí)包括傳輸閘I5和鎖存器U5，以及獨(dú)特的時(shí)脈信號(hào)ACLK<1>和ACLKB<1>。注意半鎖存級(jí)的位置。與增加的附加延遲相關(guān)的半鎖存級(jí)較靠近寄存位元串鏈的開始處，且與減少的附加延遲相關(guān)的半鎖存級(jí)靠近寄存位元串鏈的末端處。
電路20還包括反相器U7和U8，以及傳輸閘I1。傳輸閘接收AAEB和AAE信號(hào)，這些信號(hào)為初始化控制信號(hào)。晶體管M11耦接到寄存位元串鏈并接收PWERUP信號(hào)，該信號(hào)也用于初始化操作。電路20的位址輸入信號(hào)為代表“COMmand”(指令)的COM，或?yàn)橹噶钶斎胄盘?hào)。
對于不需要附加延遲的情況，提供一個(gè)旁路電路，其包括傳輸閘I6、獨(dú)特的時(shí)脈信號(hào)ALB<0>和AL<0>，以及鎖存器U12/U10和反相器U9。電路10的輸出信號(hào)為代表“COMmand Additive Latency”(指令附加延遲)的COMAL。電路20的輸出信號(hào)為輸入指令信號(hào)的時(shí)間移位的復(fù)制，其可以一個(gè)、兩個(gè)、三個(gè)或四個(gè)時(shí)脈周期進(jìn)行移位，而符合DDR2標(biāo)準(zhǔn)所要求。
電路20還包括一個(gè)重置電路，用于快速重設(shè)定延遲指令信號(hào)，這只是在特定的時(shí)間期間需要，而在該期間過后則不需要。電路20的重置電路部分包括晶體管M14和M15、邏輯反或閘(NOR gate)U16、反相器U17、互耦鎖存器U14/U15、和傳輸閘I 7。傳輸閘接收COMAL輸出信號(hào)，并且由AJCLK和AJCLKB信號(hào)控制(gated)，這些信號(hào)是重新驅(qū)動(dòng)JCLK時(shí)脈信號(hào)。NOR閘U16接收AJCLK信號(hào)，以及附加延遲AL<0>的獨(dú)特時(shí)脈信號(hào)。
以下進(jìn)一步詳細(xì)描述電路10和20的操作。
請參考圖3，其繪示根據(jù)本發(fā)明方法用于產(chǎn)生獨(dú)特時(shí)脈信號(hào)的時(shí)脈產(chǎn)生器電路30和32的示意圖。時(shí)脈產(chǎn)生器電路包括用于接收WORCOM(Write OrRead COMmand)(寫或讀指令)和ACLKEN(Additive latency CLock Enable)(附加延遲時(shí)脈致能)信號(hào)的傳輸閘I1和I2。如果當(dāng)下為WRITE、READ或OCD指令且該電路不處于AL<0>模式時(shí)，則WORCOM信號(hào)為邏輯高。傳輸閘I1和I2由ALX和ALXB信號(hào)來控制。ALX信號(hào)為AL<1:4>使用的附加延遲埠(port)，其中“X”指的是用于特殊需要延遲的整數(shù)。該些信號(hào)對應(yīng)于芯片所用的特殊的附加延遲。例如，AL<1>為一個(gè)附加延遲。傳輸閘I1和I2耦接到反相器U1和U3，然后耦接到傳輸閘I3。傳輸閘I3由信號(hào)AJCLK和AJCLKB來控制。晶體管I12耦接到傳輸閘I3，并在其閘接收PWRUP信號(hào)。由反相器U4和U5構(gòu)成的鎖存器耦接到晶體管I12的汲極。由信號(hào)AJCLK、AJCLKB控制的傳輸閘I4和鎖存器U6/I0完成該電路，并提供NACLKEN信號(hào)，該信號(hào)為“下一個(gè)附加延遲時(shí)脈致能”(Next Additive Latency Clock Enable)信號(hào)。當(dāng)相應(yīng)地對ACLK(X)信號(hào)序列進(jìn)行移位的同時(shí)，NACLKEN致能序列中的下一個(gè)時(shí)脈以開始下一個(gè)時(shí)脈周期。
時(shí)脈產(chǎn)生器電路32包括用于接收J(rèn)CLK、“a”、AL<2>、AL<3>和AL<4>信號(hào)的邏輯反或閘(NOR gate)U11和U10。JCLK信號(hào)為具有固定的長度，外部時(shí)脈信號(hào)的緩沖版本(buffered version)，且AL<2>、AL<3>和AL<4>信號(hào)代表想取得的附加延遲的信號(hào)?！癮”信號(hào)表示在ACLK電路30中WORCOM或NACLEN的鎖存反相狀態(tài)。NOR閘UI0和UI1的輸出由包括晶體管M10、M11、M12、M13、M14和M15的一反相器接收。晶體管M14和M15的閘接收ALB<0>信號(hào)。反相器的輸出耦接到反相器U12且U12用于提供ACLKBX信號(hào)。反相器的輸出耦接到用于提供ACLKX信號(hào)的反相器U8。ACLKX和ACLKBX信號(hào)是與前述電路10和20中想取得的附加延遲相關(guān)的獨(dú)特時(shí)脈信號(hào)。
請參考圖4，其繪示根據(jù)本發(fā)明的方法用于初始化延遲功能的初始化電路示意圖。初始化電路40包括用于接收READCOM(“READ COMmand”)(“讀指令”)、WRITECOM(“WRITE COMmand”)(“寫指令”)和OCDCOM(“Off ChipDriver COMmand”)(“芯片外驅(qū)動(dòng)指令”)信號(hào)的NOR閘U3。NOR閘U10耦接到NOR閘U3的輸出，并接收AL<0>信號(hào)。邏輯反及閘(NAND gate)U2接收NOR閘U10的輸出和JCLK信號(hào)。電路40還包括用于生成WORCOM信號(hào)的反相器U9和U6，用于生成AAE信號(hào)的反相器U1，和用于生成AAEB信號(hào)的反相器U6和U5。WORCOM信號(hào)為“Write Or Read COMmand”(“寫或讀指令”)信號(hào)，AAE信號(hào)為“Additive latency Address Enable”(“附加延遲位址致能”)信號(hào)，且AAEB信號(hào)為AAE信號(hào)的反相信號(hào)(inverse signal)。
請參考圖5所示，其繪示根據(jù)本發(fā)明一實(shí)施例的整個(gè)附加延遲電路的方塊圖50，示出了與每個(gè)電路塊相關(guān)的輸入、輸出和控制信號(hào)。方塊51(“ALREGA”)對應(yīng)于電路10。該電路生成AINBAL<0:11>信號(hào)，這些信號(hào)是被施加給適當(dāng)附加延遲的位址信號(hào)。電路10具有12種配置(placement)，<0:11>，每個(gè)位址輸入具有一個(gè)配置。方塊52(“ACLKX”)對應(yīng)于電路30和32。這些電路生成ACLKX信號(hào)，這些信號(hào)根據(jù)指定的附加延遲安排。如果AL<0>＝1(附加延遲等于0的情況)，則強(qiáng)制ACLK<1>為邏輯低。有四種配置，<1:4>，每種ACLK情況具有一個(gè)配置。方塊53(“AAE”)對應(yīng)于電路40。該電路生成WORCOM、AAE和AAEB信號(hào)。如果READCOM、WRITECOM或OCDCOM信號(hào)中任意一個(gè)為邏輯高時(shí)，WORCOM信號(hào)為邏輯高有效(high active)。AAE和AAEB信號(hào)以同樣的方式進(jìn)行控制，除了由JCLK信號(hào)指定的這些信號(hào)的脈沖寬度。唯一的一個(gè)例外是AL<0>的情況。對于AL<0>，WORDCOM和AAE信號(hào)被強(qiáng)制為邏輯低。方塊54(“ALREGW”)對應(yīng)于電路20。該電路生成BKCOMAL<0:3>信號(hào)。BKCOMAL<0:3>是被施加有適當(dāng)附加延遲的Bank COMmand(庫指令)信號(hào)。方塊55、56和57也對應(yīng)于電路20。方塊55生成被施加有適當(dāng)附加延遲的寫指令信號(hào)(“WRCOMAL”)。方塊56生成被施加有適當(dāng)附加延遲的讀指令信號(hào)(“RDCOMAL”)。方塊57生成被施加有適當(dāng)附加延遲的芯片外驅(qū)動(dòng)指令信號(hào)(“OCDCOMAL”)。圖中亦繪示出對應(yīng)每個(gè)方塊節(jié)點(diǎn)的各種輸入、輸出和控制信號(hào)。
以下進(jìn)一步描述附加延遲的操作方法，最后再說明圖6～9的時(shí)序圖。在操作中，給定的READ或WRITE指令和相應(yīng)的位址的實(shí)際的執(zhí)行，被延遲了數(shù)個(gè)時(shí)脈周期，即“附加延遲”。對于AL<4>(4個(gè)附加延遲)，如果在時(shí)脈T<0>時(shí)對芯片給READ指令，則芯片中實(shí)際的讀取操作在T<4>時(shí)開始。由于READ和/或WRITE指令對于DDR2的部分可以每隔一個(gè)周期給出，因此附加延遲延時(shí)串鏈必須能夠同時(shí)將具有資訊價(jià)值的多個(gè)周期進(jìn)行移位。因此，每個(gè)行位址，包括庫(Bank)位址，都需要一個(gè)完整的附加延遲移位串鏈。READ、WRITE和OCD指令也需要移位串鏈，但是要加入重設(shè)功能(reset function)。
JCLK為主要的內(nèi)部芯片時(shí)脈，其具有與外部時(shí)脈相同的頻率，但Tch(時(shí)脈邏輯高時(shí)間，clock high time)要限制在最大寬度。ACLK<x>為每個(gè)寄存位元的獨(dú)特時(shí)脈，以便可以控制想要的最大附加延遲。串鏈中的每一位元由一個(gè)特定的時(shí)脈(指定為ACLK)來控制。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，附加延遲電路和方法利用了DDR2規(guī)格規(guī)定的新的讀/寫指令只可以在交替的周期中給定的優(yōu)點(diǎn)。(最小BL(“BurstLength”)(突發(fā)長度)＝4，不允許中斷(inrerrupt)，因此對于行路徑而言，每個(gè)讀或?qū)懨詈蟾S著一個(gè)停滯(dead)周期；且十分重要的是，要注意在讀或?qū)懼噶詈蟮闹芷谥辛新窂交顒?dòng)仍然有效)。
根據(jù)本發(fā)明，對于每一個(gè)附加延遲情況下(AL(#))的寄存位元是指定的。這些寄存位元相對的簡單，并由整個(gè)DQ正反器(DQ flip-flop)的一半形成(也稱為“半鎖存”(half-latch))。串鏈中的每個(gè)寄存位元由其本身獨(dú)特的ACLK<#>(附加延遲時(shí)脈)控制，而不是常用的共用信號(hào)“CLK”。
對于小于“n”的附加延遲的情況(AL<“n”)，Aclk<n>是內(nèi)定(defaulted)為邏輯高，以使該位元被旁路(bypass)。由于這些寄存位元十分簡單，因此經(jīng)過寄存位元串鏈的累積延遲是可容許的。對于AL<n>的情況，在讀/寫指令之后，Aclk<n>立即在下一個(gè)時(shí)脈邏輯低期間啟用(fire on)。之后Aclk<n-1>在下一個(gè)邏輯低時(shí)脈啟用，之后Aclk<n-2>在兩個(gè)周期啟用，以此類推。因此，對于AL<n>情況，在讀/寫命令之后，Aclk<n-t>在時(shí)脈低邏輯期間的<t>周期為有效的(active)。對于“n”大于所設(shè)定的AL情況下Aclk<n>＝1，除了當(dāng)設(shè)定為AL<0>時(shí)Aclk<1>＝0。這是基本的移位方程式。由于奇數(shù)和偶數(shù)Aclk不會(huì)在同一個(gè)周期啟用，因而無需使用完整DQ正反器，因此當(dāng)一個(gè)或多個(gè)位元被旁路時(shí)，會(huì)使該延遲最小化。當(dāng)芯片時(shí)脈為邏輯低時(shí)，Aclk是有效的(active)，因此數(shù)據(jù)可以被輸出并與下一個(gè)芯片時(shí)脈的高狀態(tài)相比較。
由于AL<0>為最大速度的臨界情況，因此為這種情況提供了指向旁路整個(gè)寄存串鏈輸出的一個(gè)特殊旁路路徑。對于AL<0>的情況，Aclk<1>設(shè)定為零，因此只有AL<0>通路被啟動(dòng)(activated)。位址資訊可以通過寄存器來移位，并且不明確地留在其最后狀態(tài)。然而，讀或?qū)懼噶钯Y訊只能有效一個(gè)周期。因此對于讀寫位元便需要一個(gè)特殊的移位串鏈，一但達(dá)到它的最后延遲即重設(shè)其自身，所以該指令只執(zhí)行一次。并且，為了最大程度地節(jié)省能量，位址寄存器只在與實(shí)際的讀或?qū)懼噶钜恢聲r(shí)才被載入。
在本發(fā)明中，AL寄存位元為降次(descending order)排列。亦即，先是AL<4>，然后是AL<3>、AL<2>到最后是AL<1>。其目的是為了在遇到一個(gè)有效時(shí)脈的位元之前，盡可能地推動(dòng)位址數(shù)據(jù)通過被旁路的位元。
位址資訊并無法以與讀或?qū)懼噶钯Y訊的相同方式予以處理。位址資訊可以通過寄存器來移位，并以其最終狀態(tài)停留在那里，直到需要另一個(gè)位址為止。雖然這對位址資訊來說是可以接受的，但是讀和寫指令資訊應(yīng)只能有效一個(gè)周期。電路的主要功能是一旦達(dá)到其最后的延遲就重設(shè)其自身，因此該指令只執(zhí)行一次。這是通過使用一個(gè)JCLK(AJCLK)的延遲版本來鎖存讀或?qū)懼噶疃鴮?shí)現(xiàn)。當(dāng)AJCLK為邏輯高時(shí)，N通道元件(M14)用于將指令信號(hào)隔開并控制能允許信號(hào)被鎖存的傳輸閘。當(dāng)AJCLK變?yōu)檫壿嫷蜁r(shí)，N通道元件(M14)被啟動(dòng)，并且與被鎖存的指令信號(hào)一起將讀或?qū)懼噶钚盘?hào)重設(shè)為零。還應(yīng)當(dāng)注意的是，對于AL<0>，這部分的電路為非致能。
根據(jù)本發(fā)明的移位的方程式如下對于AL<n>，Aclk<n-t>在讀或?qū)懼噶钪蟮臅r(shí)脈邏輯低期間<t>周期是有效的。對于“n”大于所設(shè)定AL的情況下Aclk<n>＝1，除了當(dāng)設(shè)定為AL<0>時(shí)Aclk<1>是等于零的情況。
請參考圖6-9，其繪示用于具有四個(gè)、三個(gè)、兩個(gè)和一個(gè)附加延遲的信號(hào)CHIP CLOCK，READ/WRITE，AAE，ACLK<4>，ACLK<3>，ACLK<2>，ACLK<1>，INPUT ADDRESS，具有附加延遲的ADDRESS、具有附加延遲的READ/WRITE、延遲的INTERNAL READ/WRITE指令、以及根據(jù)所需的預(yù)先選擇數(shù)目的附加延遲指示。
再提供圖10的時(shí)序圖，其本質(zhì)上是與圖6～9的時(shí)序圖相似，但顯示出多時(shí)脈的情況。
雖然以上結(jié)合特定的元件、電路和偏壓技術(shù)而描述本發(fā)明的原理，應(yīng)當(dāng)清楚的是前面僅是通過舉例來進(jìn)行描述，而并非用以限定本發(fā)明的范圍。特別是應(yīng)當(dāng)了解，前述揭示的講解將提示相關(guān)領(lǐng)域的技術(shù)人員進(jìn)行其他修改。這種修改可能涉及其他特征，包括本身已知的特征和可以代替使用的特征或除這里已經(jīng)描述過的特征。盡管在此申請中的權(quán)利要求闡述了特征的特殊結(jié)合，但應(yīng)當(dāng)理解這里公開的范圍還包括，其中清楚或暗示或任何普通的或修改的任何新穎的特征或任何新穎特征的組合，這對相關(guān)領(lǐng)域的技術(shù)人員是顯而易見的，無論是否涉及當(dāng)前任何權(quán)利所要求的相同發(fā)明，以及無論是否解決某些或全部本發(fā)明所面臨的相同的技術(shù)問題。因此在源于本申請或任何其他申請的檢舉期間，本申請保留對這種特征和/或這種特征組合闡述新的權(quán)利要求的權(quán)利。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種集成電路存儲(chǔ)器的附加延遲電路，包括一串鏈寄存位元，其特征在于其中每一該寄存位元由一獨(dú)特的時(shí)脈信號(hào)控制。
2.根據(jù)權(quán)利要求1所述的附加延遲電路，其特征在于其具有最大為<n>系統(tǒng)時(shí)脈周期的附加延遲，其中一<n-t>獨(dú)特時(shí)脈信號(hào)在一讀/寫指令初始化之后，在一系統(tǒng)時(shí)脈<t>系統(tǒng)時(shí)脈周期的時(shí)脈邏輯低期間成為有效。
3.根據(jù)權(quán)利要求1所述的附加延遲電路，其特征在于其具有最大為<n>系統(tǒng)時(shí)脈周期的附加延遲，其中<n>是小于指定給各個(gè)寄存位元的一附加延遲的數(shù)目，該些寄存位元被致能(enabled)。
4.根據(jù)權(quán)利要求1所述的附加延遲電路，其特征在于其更包括當(dāng)不需要附加延遲電路時(shí)的一獨(dú)立旁路路徑。
5.根據(jù)權(quán)利要求4所述的附加延遲電路，其特征在于其中所述的寄存位元串鏈為非致能(disable)。
6.根據(jù)權(quán)利要求1所述的附加延遲電路，其特征在于其更包括一第一寄存位元串鏈和一第二寄存位元串鏈。
7.根據(jù)權(quán)利要求6所述的附加延遲電路，其特征在于其中所述的第一寄存位元串鏈為位址信號(hào)(address signal)提供附加延遲。
8.根據(jù)權(quán)利要求6所述的附加延遲電路，其特征在于其中所述的第二寄存位元串鏈為指令信號(hào)(command signal)提供附加延遲。
9.根據(jù)權(quán)利要求8所述的附加延遲電路，其特征在于其更包括一重置電路。
10.根據(jù)權(quán)利要求1所述的附加延遲電路，其特征在于其中每一該寄存位元包括一半鎖存器(half-latch)。
11.根據(jù)權(quán)利要求10所述的附加延遲電路，其特征在于其中每一該半鎖存器包括耦接到一對互耦反相器(cross-coupled inverter)的一完整的傳輸閘。
12.一種集成電路中附加延遲的提供方法，其特征在于其包括提供一寄存位元串鏈；以及被控制的每個(gè)寄存位元具有一獨(dú)特的時(shí)脈信號(hào)。
13.根據(jù)權(quán)利要求12所述的附加延遲的提供方法，其特征在于對于一具有<n>系統(tǒng)時(shí)脈周期的最大附加延遲，在初始讀/寫指令之后，在一系統(tǒng)時(shí)脈<t>系統(tǒng)時(shí)脈周期的時(shí)脈邏輯低期間啟動(dòng)一<n-t>獨(dú)特的時(shí)脈信號(hào)。
14.根據(jù)權(quán)利要求12所述的附加延遲的提供方法，其特征在于其中對于該具有最大<n>系統(tǒng)時(shí)脈周期的附加延遲，使該些寄存位元致能，其中<n>小于指定給該寄存位元的一附加延遲數(shù)目。
15.根據(jù)權(quán)利要求12所述的附加延遲的提供方法，其特征在于其更包括當(dāng)不需要附加延遲時(shí)，旁路(bypass)該寄存位元串鏈。
16.根據(jù)權(quán)利要求15所述的附加延遲的提供方法，其特征在于其更包括使該寄存位元串鏈非致能。
17.根據(jù)權(quán)利要求12所述的附加延遲的提供方法，其特征在于其更包括提供一第一寄存位元串鏈和提供一第二寄存位元串鏈。
18.根據(jù)權(quán)利要求17所述的附加延遲的提供方法，其特征在于其中所述的第一寄存位元串鏈為位址信號(hào)提供附加延遲。
19.根據(jù)權(quán)利要求17所述的附加延遲的提供方法，其特征在于其中所述的第二寄存位元串鏈為指令信號(hào)提供附加延遲。
20.根據(jù)權(quán)利要求19所述的附加延遲的提供方法，其特征在于其更包括重設(shè)該第二寄存位元串鏈。
21.一種附加延遲電路，其特征在于其包括一第一半鎖存器串鏈，每一該半鎖存器由一獨(dú)特的時(shí)脈信號(hào)控制，而為位址信號(hào)提供附加延遲；一第二半鎖存器串鏈，每一該由一獨(dú)特的時(shí)脈信號(hào)控制，為指令信號(hào)提供附加延遲；以及一重設(shè)電路，耦接到該第二半鎖存器串鏈。
全文摘要
一種用于符合DDR2標(biāo)準(zhǔn)的集成電路存儲(chǔ)器的附加延遲電路，其包括一個(gè)指定給各種附加延遲情況下的半正反寄存器。生成一個(gè)獨(dú)特的時(shí)脈以控制寄存器串鏈中的每一位元。在寄存器串鏈中需要充分的寄存位元來支援指定的最高附加延遲。對于小于最大值的延遲設(shè)定，對指定給選擇的延遲上的位元的時(shí)脈予以致能，因此數(shù)據(jù)在未給予時(shí)脈下傳送。對于附加延遲為零的情況，提供一個(gè)獨(dú)立的旁路。位址和指令資訊都由附加延遲延時(shí)串鏈進(jìn)行延遲。一旦以適當(dāng)數(shù)目的周期延遲，位址資訊會(huì)停留在該狀態(tài)，直到需要一個(gè)新狀態(tài)為止。一旦達(dá)到適當(dāng)?shù)难舆t點(diǎn)，指令資訊保持有效一個(gè)周期。一個(gè)重置電路被提供以重置指令信號(hào)。
文檔編號(hào)G11C8/00GK1828770SQ20051008982
公開日2006年9月6日 申請日期2005年8月5日 優(yōu)先權(quán)日2005年3月3日
發(fā)明者強(qiáng)艾倫佛埃, 克萊格巴奈特 申請人:茂德科技股份有限公司