技術(shù)編號：6758177
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明是有關(guān)于一種集成電路，且特別是有關(guān)于一種用于將延遲加入到DDR2標(biāo)準操作的集成電路存儲器的位址和指令信號路徑中的電路和方法。背景技術(shù) 附加延遲(additive latency)是DDR2標(biāo)準引入的修改部分。其設(shè)計是用以于數(shù)據(jù)到存儲器的傳送往/來期間，使指令調(diào)度器(instructionscheduler)的閑置時間降到最少。雖然DDR2標(biāo)準要求附加延遲，但是習(xí)知提供附加延遲的電路會影響DDR2標(biāo)準所提供性能增強的嚴重缺陷。這些電路通常被分為兩類。一...
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