本發(fā)明涉及顯示驅動技術領域，尤其涉及一種移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置。

背景技術：

在現(xiàn)有技術中，當未對柵極驅動電路進行初始化的操作時，會由于電路相關節(jié)點狀態(tài)未知會導致電路初始工作時，由于電容耦合作用，導致一些節(jié)點的輸出電壓異常，進一步導致柵極電壓的誤開啟。由于柵極驅動電路包括的第N級移位寄存器單元(N為正整數(shù))的上拉節(jié)點由于處于浮空狀態(tài)，所以該第N級移位寄存器單元的柵極驅動信號輸出端OUT_N跟隨時鐘信號耦合有輸出信號，但是輸出電平可能只有2V～3V左右，由于超過了下一級移位寄存器單元包括的輸入晶體管的閾值電壓電壓，會導致下一級移位寄存器單元中的上拉節(jié)點的電位被拉高拉高，會導致下一級移位寄存器單元的柵極驅動信號輸出端OUT_N+1誤輸出高電平。

技術實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置，解決現(xiàn)有技術中由于未對柵極驅動電路進行初始化的操作時，會由于電路相關節(jié)點狀態(tài)未知會導致電路初始工作時，由于電容耦合作用，導致一些節(jié)點的輸出電壓異常，進一步導致柵極電壓的誤開啟的問題。

為了達到上述目的，本發(fā)明提供了一種移位寄存器單元，包含于一柵極驅動電路中，該柵極驅動電路與一起始信號輸入端連接，所述移位寄存器單元包括輸入端、復位端和柵極驅動信號輸出端，所述移位寄存器單元還包括：

輸出模塊，分別與上拉節(jié)點、下拉節(jié)點、柵極驅動信號輸出端、第一時鐘信號輸出端和低電平輸出端連接；

輸出控制模塊，分別與輸入端、復位端、上拉節(jié)點、下拉節(jié)點和第二時鐘信號輸出端連接；以及，

初始化模塊，與初始化控制信號輸出端連接，用于在每一顯示周期開始時，在所述起始信號輸入端輸入起始信號之前，控制所述初始化控制信號輸出端輸出初始化控制信號，以使得所述上拉節(jié)點的電位為第一電平，以對所述上拉節(jié)點進行放噪。

實施時，所述初始化模塊包括：初始化晶體管，柵極與所述初始化控制信號輸出端連接，第一極與所述上拉節(jié)點連接，第二極與第一電平輸出端連接。

實施時，所述輸出控制模塊包括：上拉節(jié)點控制子模塊，分別與輸入端、復位端、上拉節(jié)點和下拉節(jié)點連接，用于當所述下拉節(jié)點的電位為第二電平時控制所述上拉節(jié)點和所述第一電平輸出端連接；以及，下拉節(jié)點控制子模塊，分別與所述上拉節(jié)點、所述下拉節(jié)點、第二時鐘信號輸出端和第一電平輸出端連接；

所述初始化模塊還與所述下拉節(jié)點連接，用于在每一顯示周期開始時，在所述起始信號輸入端輸入起始信號之前，控制所述初始化控制信號輸出端輸出初始化控制信號，以使得所述下拉節(jié)點的電位為第二電平，從而通過所述下拉節(jié)點控制子模塊控制所述下拉節(jié)點的電位為第一電平。

實施時，所述初始化模塊包括：初始化晶體管，柵極與所述初始化控制信號輸出端連接，第一極與所述下拉節(jié)點連接，第二極與所述初始化控制信號輸出端連接。

實施時，所述下拉節(jié)點控制子模塊用于當所述第二時鐘信號輸出端輸出第二電平時控制所述下拉節(jié)點與所述第二時鐘信號輸出端連接，當所述上拉節(jié)點的電位為第二電平時控制所述下拉節(jié)點與所述第一電平輸出端連接。

實施時，所述下拉節(jié)點控制子模塊包括：

第一下拉節(jié)點控制晶體管，柵極和第一極都與所述第二時鐘信號輸出端連接，第二極與所述下拉節(jié)點連接；

第二下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第一電平輸出端連接；以及，

下拉電容，第一端與所述下拉節(jié)點連接，第二端與所述第一電平輸出端連接。

實施時，所述上拉節(jié)點控制子模塊還分別與第一電平輸出端和第二電平輸出端連接，用于在輸入階段在所述輸入端接入的輸入信號的控制下控制所述上拉節(jié)點與所述第二電平輸出端連接，在輸出階段控制自舉拉升所述上拉節(jié)點的電位，在復位階段在所述復位端接入的復位信號的控制下控制所述上拉節(jié)點與第一電平輸出端連接。

實施時，所述上拉節(jié)點控制子模塊包括：

輸入晶體管，柵極與輸入端連接，第一極與所述第二電平輸出端連接，第二極與所述上拉節(jié)點連接；

復位晶體管，柵極與復位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸出端連接；

存儲電容，第一端與所述上拉節(jié)點連接，第二端與所述柵極驅動信號輸出端連接；以及，

上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸出端連接。

實施時，所述輸出模塊包括：上拉子模塊，分別與上拉節(jié)點、柵極驅動信號輸出端和第一時鐘信號輸出端連接；以及，下拉子模塊，分別與下拉節(jié)點、柵極驅動信號輸出端和低電平輸出端連接；

所述上拉子模塊包括：上拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一時鐘信號輸出端連接，第二極與所述柵極驅動信號輸出端連接；

當所述上拉晶體管為n型晶體管時，所述第一電平為低電平，所述第二電平為高電平。

實施時，所述下拉子模塊包括：下拉晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅動信號輸出端連接，第二極與所述第一電平輸出端連接。

本發(fā)明還提供了一種移位寄存器單元的驅動方法，應用于上述的移位寄存器單元，所述移位寄存器單元的驅動方法包括：

在每一顯示周期開始時，在起始信號輸入端輸入起始信號之前，初始化模塊控制初始化控制信號輸出端輸出初始化控制信號，以使得上拉節(jié)點的電位為第一電平，以對所述上拉節(jié)點進行放噪。

本發(fā)明還提供了一種柵極驅動電路，包括多個級聯(lián)的上述的移位寄存器單元；

所述柵極驅動電路包括的第一級移位寄存器單元的輸入端與起始信號輸入端連接；

除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端都與相鄰上一級移位寄存器單元的柵極驅動信號輸出端連接；

除了最后一級移位寄存器單元之外，每一級移位寄存器單元的復位端都與相鄰下一級移位寄存器單元的柵極驅動信號輸出端連接。

本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅動電路。

與現(xiàn)有技術相比，本發(fā)明所述的移位寄存器單元、驅動方法、柵極驅動電路和顯示裝置，通過初始化模塊在每一顯示周期(即每一幀時間)起始信號寫入之前控制上拉節(jié)點的電位為第一電平(即將上拉節(jié)點的電位拉低)，以對上拉節(jié)點進行放噪，避免由于未對柵極驅動電路進行初始化的操作時，會由于電路相關節(jié)點狀態(tài)未知會導致電路初始工作時，由于電容耦合作用，導致一些節(jié)點的輸出電壓異常，進一步導致柵極電壓的誤開啟的問題。

附圖說明

圖1是本發(fā)明實施例所述的移位寄存器單元的結構圖；

圖2是本發(fā)明另一實施例所述的移位寄存器單元的結構圖；

圖3是本發(fā)明又一實施例所述的移位寄存器單元的結構圖；

圖4是本發(fā)明再一實施例所述的移位寄存器單元的結構圖；

圖5是本發(fā)明所述的移位寄存器單元的一具體實施例的電路圖；

圖6是本發(fā)明如圖5所示的移位寄存器單元的具體實施例的工作時序圖。

具體實施方式

下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為第一極，另一極稱為第二極。在實際操作時，所述第一極可以為漏極，所述第二極可以為源極；或者，所述第一極可以為源極，所述第二極可以為漏極。

本發(fā)明實施例所述的移位寄存器單元，包含于一柵極驅動電路中，該柵極驅動電路與一起始信號輸入端連接，如圖1所示，所述移位寄存器單元包括輸入端Input、復位端Reset和柵極驅動信號輸出端OUT，所述移位寄存器單元還包括：

輸出模塊11，分別與上拉節(jié)點PU、下拉節(jié)點PD、柵極驅動信號輸出端OUT、輸出第一時鐘信號CLK的第一時鐘信號輸出端和輸出低電平VGL的低電平輸出端連接；

輸出控制模塊12，分別與輸入端Input、復位端Reset、上拉節(jié)點PU、下拉節(jié)點PD和輸出第二時鐘信號CLKB的第二時鐘信號輸出端連接；以及,

初始化模塊13，與初始化控制信號輸出端Init連接，用于在每一顯示周期開始時，在所述起始信號輸入端(圖1中未示出)輸入起始信號之前，控制所述初始化控制信號輸出端Init、輸出初始化控制信號，以使得所述上拉節(jié)點PU的電位為第一電平，以對所述上拉節(jié)點PU進行放噪。

本發(fā)明實施例所述的移位寄存器單元通過初始化模塊13在每一顯示周期(即每一幀時間)起始信號寫入之前控制上拉節(jié)點的電位為第一電平(即將上拉節(jié)點的電位拉低)，以對上拉節(jié)點進行放噪，避免由于未對柵極驅動電路進行初始化的操作時，會由于電路相關節(jié)點狀態(tài)未知會導致電路初始工作時，由于電容耦合作用，導致一些節(jié)點的輸出電壓異常，進一步導致柵極電壓的誤開啟的問題。

在圖1中，將初始化模塊13設置為與上拉節(jié)點PU連接，直接通過初始化模塊對上拉節(jié)點PU放噪，在實際操作時，所述初始化模塊13也可以與下拉節(jié)點PD連接，可以在初始化控制信號的控制下先將PD的電位設置為第二電平，再通過輸出控制模塊12包括的上拉節(jié)點控制子模塊在PD的控制下對PU進行放噪。

在具體實施時，所述柵極驅動電路包括多個級聯(lián)的移位寄存器單元，在每一幀時間開始時，第一級移位寄存器單元的輸入端接入所述起始信號，以啟動柵極驅動電路。

在實際操作時，當PU控制的上拉晶體管為n型晶體管時，所述第一電平可以為低電平，但是隨著上拉晶體管的類型的轉變，所述第一電平也可以根據實際情況變?yōu)槭沟迷撋侠w管斷開的電平。

在實際操作時，所述輸入端Input與相鄰上一級移位寄存器單元的柵極驅動信號輸出端OUT_N-1連接，所述復位端Reset與相鄰下一級移位寄存器單元的柵極驅動信號輸出端OUT_N+1連接。

具體的，如圖2所示，所述初始化模塊13可以包括：初始化晶體管T131，柵極與所述初始化控制信號輸出端Init連接，第一極與所述上拉節(jié)點PU連接，第二極與第一電平輸出端V1連接。在所述初始化模塊的一種具體實施例中，可以采用初始化晶體管在初始化控制信號的控制下直接控制上拉節(jié)點與第一電平輸出端連接。

在如圖2所示的實施例中，以T131為n型晶體管舉例，此時當Init輸出高電平時，T131導通，在實際操作時，T131也可以為p型晶體管，當Init輸出低電平時導通，在此對T131的類型不作限定。

具體的，如圖3所示，所述輸出控制模塊12可以包括：

上拉節(jié)點控制子模塊121，分別與輸入端Input、復位端Reset、上拉節(jié)點PU和下拉節(jié)點PD連接，用于當所述下拉節(jié)點的電位為第二電平時控制所述上拉節(jié)點PU和所述第一電平輸出端連接；以及，

下拉節(jié)點控制子模塊122，分別與所述上拉節(jié)點PU、所述下拉節(jié)點PD、輸出第二時鐘信號CLKB的第二時鐘信號輸出端和輸出第一電平V1的第一電平輸出端連接；

所述初始化模塊13還與所述下拉節(jié)點PD連接，用于在每一顯示周期開始時，在所述起始信號輸入端(圖3中未示出)輸入起始信號之前，控制所述初始化控制信號輸出端Init輸出初始化控制信號，以使得所述下拉節(jié)點PD的電位為第二電平，從而通過所述下拉節(jié)點控制子模塊122控制所述下拉節(jié)點PD的電位為第一電平V1。

在如圖3所示的實施例中，所述初始化模塊13與下拉節(jié)點PD連接，可以在初始化控制信號的控制下先將PD的電位設置為第二電平，再通過輸出控制模塊12包括的上拉節(jié)點控制子模塊在PD的控制下對PU進行放噪。

在圖3所示的實施例中，通過初始化模塊13在初始化控制信號的控制下使得下拉節(jié)點PD的電位為第二電平(當PD控制的下拉晶體管為n型晶體管時，即將PD的電位拉高)，從而使得上拉節(jié)點PU的電位為第一電平(當PU控制的上拉晶體管為n型晶體管時，即將PU的電位拉低)，以對PU放噪。

具體的，如圖4所示，所述初始化模塊13包括：初始化晶體管T131，柵極與所述初始化控制信號輸出端Init連接，第一極與所述下拉節(jié)點PD連接，第二極與所述初始化控制信號輸出端Init連接。

在如圖4所示的實施例中，以T131為n型晶體管舉例，第一極為漏極，第二極為源極，在實際操作時，T131也可以為p型晶體管，在此對T131的類型不作限定。

本發(fā)明如圖4所示的實施例在工作時，當Init輸出高電平時，PD的電位被拉高，則上拉節(jié)點控制子模塊121在PD的控制下使得上拉節(jié)點PU的電位為第一電平，從而對PU放噪。

具體的，所述下拉節(jié)點控制子模塊用于當所述第二時鐘信號輸出端輸出第二電平時控制所述下拉節(jié)點與所述第二時鐘信號輸出端連接，當所述上拉節(jié)點的電位為第二電平時控制所述下拉節(jié)點與所述第一電平輸出端連接。

具體的，所述下拉節(jié)點控制子模塊包括：

第一下拉節(jié)點控制晶體管，柵極和第一極都與所述第二時鐘信號輸出端連接，第二極與所述下拉節(jié)點連接；

第二下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第一電平輸出端連接；以及，

下拉電容，第一端與所述下拉節(jié)點連接，第二端與所述第一電平輸出端連接。

具體的，所述上拉節(jié)點控制子模塊還分別與第一電平輸出端和第二電平輸出端連接，用于在輸入階段在所述輸入端接入的輸入信號的控制下控制所述上拉節(jié)點與所述第二電平輸出端連接，在輸出階段控制自舉拉升所述上拉節(jié)點的電位，在復位階段在所述復位端接入的復位信號的控制下控制所述上拉節(jié)點與第一電平輸出端連接。

具體的，所述上拉節(jié)點控制子模塊可以包括：

輸入晶體管，柵極與輸入端連接，第一極與所述第二電平輸出端連接，第二極與所述上拉節(jié)點連接；

復位晶體管，柵極與復位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸出端連接；

存儲電容，第一端與所述上拉節(jié)點連接，第二端與所述柵極驅動信號輸出端連接；以及，

上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述第一電平輸出端連接。

當所述上拉節(jié)點控制晶體管為n型晶體管時，并當所述下拉節(jié)點的電位為高電平時，所述上拉節(jié)點晶體管導通，以使得所述上拉節(jié)點與第一電平輸出端連接，所述第一電平輸出端可以輸出低電平，以將上拉節(jié)點的電位拉低。

具體的，所述輸出模塊可以包括：

上拉子模塊，分別與上拉節(jié)點、柵極驅動信號輸出端和第一時鐘信號輸出端連接；以及，

下拉子模塊，分別與下拉節(jié)點、柵極驅動信號輸出端和低電平輸出端連接；

所述上拉子模塊包括：上拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一時鐘信號輸出端連接，第二極與所述柵極驅動信號輸出端連接；

當所述上拉晶體管為n型晶體管時，所述第一電平為低電平，所述第二電平為高電平。

具體的，所述下拉子模塊可以包括：下拉晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅動信號輸出端連接，第二極與所述第一電平輸出端連接。

下面通過一具體實施例來說明本發(fā)明所述的移位寄存器單元。

如圖5所示，本發(fā)明所述的移位寄存器單元的一具體實施例分別與相鄰上一級移位寄存器單元的柵極驅動信號輸出端OUT_N-1、相鄰下一級移位寄存器單元的柵極驅動信號輸出端OUT_N+1、第一掃描電平端CN和第二掃描電平端CNB連接；

在正向掃描時，OUT_N-1為輸入端，CN輸出高電平，OUT_N+1為復位端，CNB輸出低電平；

在反向掃描時，OUT_N-1為復位端，CN輸出低電平，OUT_N+1為輸入端，CNB輸出高電平；

下面以正向掃描為例來說明；

圖5所示的移位寄存器單元包括8個晶體管和兩個電容，8個晶體管標號由T1至T8，兩個電容標號為C1、C2；

本發(fā)明所述的移位寄存器單元的該具體實施例包括還包括本級柵極驅動信號輸出端OUT_N、初始化控制信號輸出端Init、輸出模塊、輸出控制模塊和初始化模塊；

所述輸出控制模塊包括上拉節(jié)點控制子模塊以及下拉節(jié)點控制子模塊；

所述初始化模塊包括：初始化晶體管T8，柵極與所述初始化控制信號輸出端Init連接，漏極與下拉節(jié)點PD連接，源極與所述初始化控制信號輸出端Init連接；

所述下拉節(jié)點控制子模塊包括：

第一下拉節(jié)點控制晶體管T7，柵極和漏極都與第二時鐘信號輸出端CKB連接，源極與所述下拉節(jié)點PD連接；

第二下拉節(jié)點控制晶體管T6，柵極與所述上拉節(jié)點PU連接，漏極與所述下拉節(jié)點PD連接，源極與輸出低電平VGL的低電平輸出端連接；以及，

下拉電容C2，第一端與所述下拉節(jié)點PD連接，第二端與所述輸出低電平VGL的低電平輸出端連接；

所述上拉節(jié)點控制子模塊包括：

輸入晶體管T1，柵極與相鄰上一級移位寄存器單元的柵極驅動信號輸出端OUT_N-1連接，漏極與第一掃描電平端CN連接，源極與上拉節(jié)點PU連接；

復位晶體管T2，柵極與相鄰下一級移位寄存器單元的柵極驅動信號輸出端OUT_N+1連接，漏極與所述上拉節(jié)點PU連接，源極與第二掃描電平端CNB連接；

存儲電容C1，第一端與所述上拉節(jié)點PU連接，第二端與所述本級柵極驅動信號輸出端OUT_N連接；以及，

上拉節(jié)點控制晶體管T5，柵極與所述下拉節(jié)點PD連接，漏極與所述上拉節(jié)點PU連接，源極與輸出低電平VGL的低電平輸出端連接；

所述輸出模塊包括上拉子模塊以及下拉子模塊；

所述上拉子模塊包括：上拉晶體管T3，柵極與所述上拉節(jié)點PU連接，漏極與第一時鐘信號輸出端CLK連接，源極與所述本級柵極驅動信號輸出端OUT_N連接；

所述下拉子模塊包括：下拉晶體管T4，柵極與所述下拉節(jié)點PD連接，漏極與所述本級柵極驅動信號輸出端OUT_N連接，源極與輸出低電平VGL的低電平輸出端連接。

在圖5所示的具體實施例中，所有的晶體管都為n型晶體管，但是在實際操作時，圖5中的晶體管也可以為p型晶體管，在此對晶體管的類型不作限定。

如圖6所示，本發(fā)明如圖5所述的移位寄存器單元的具體實施例采用了初始化晶體管T8，在每一幀時間(即每一顯示周期)開始時起始信號STV為高電平之前，通過Init輸出高電平以控制T8導通，以將所有行移位寄存器單元中的PD的電位拉高，從而通過PD控制T5導通，使得所有行PU的電位被拉低，這樣就不會出現(xiàn)由于耦合以及PD的狀態(tài)未復位從而導致的個別行柵線誤開啟的不良現(xiàn)象出現(xiàn)。

在圖6中，OUT_N+1為相鄰下一級移位寄存器單元的柵極驅動信號輸出端，PU_N+1為相鄰下一級移位寄存器單元的上拉節(jié)點，PD_N+1為相鄰下一級移位寄存器單元的下拉節(jié)點，N為當前級移位寄存器單元在柵極驅動電路中的行數(shù)，N為正整數(shù)。

本發(fā)明實施例所述的移位寄存器單元的驅動方法，應用于上述的移位寄存器單元，所述移位寄存器單元的驅動方法包括：

在每一顯示周期開始時，在起始信號輸入端輸入起始信號之前，初始化模塊控制初始化控制信號輸出端輸出初始化控制信號，以使得上拉節(jié)點的電位為第一電平，以對所述上拉節(jié)點進行放噪。

本發(fā)明實施例所述的移位寄存器單元的驅動方法通過初始化模塊在每一顯示周期(即每一幀時間)起始信號寫入之前控制上拉節(jié)點的電位為第一電平(即將上拉節(jié)點的電位拉低)，以對上拉節(jié)點進行放噪，避免由于未對柵極驅動電路進行初始化的操作時，會由于電路相關節(jié)點狀態(tài)未知會導致電路初始工作時，由于電容耦合作用，導致一些節(jié)點的輸出電壓異常，進一步導致柵極電壓的誤開啟的問題。

本發(fā)明實施例所述的柵極驅動電路，包括多個級聯(lián)的上述的移位寄存器單元；

所述柵極驅動電路包括的第一級移位寄存器單元的輸入端與起始信號輸入端連接；

除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端都與相鄰上一級移位寄存器單元的柵極驅動信號輸出端連接；

除了最后一級移位寄存器單元之外，每一級移位寄存器單元的復位端都與相鄰下一級移位寄存器單元的柵極驅動信號輸出端連接。

本發(fā)明實施例所述的顯示裝置包括上述的柵極驅動電路。

以上所述是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。