專利名稱：半導(dǎo)體存儲器裝置的校正電路及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置的校正電路及其驅(qū)動方法，特別是涉及一種半導(dǎo)體裝置的校正電路及其驅(qū)動方法，其中可以下列方式獲得一設(shè)定/保持值(set-up/hold value)而與制造過程、電壓或溫度的變化無關(guān)如果該設(shè)定/保持值與一操作頻率條件不兼容，則從內(nèi)部輸入數(shù)據(jù)，檢查數(shù)據(jù)與選通的互鎖是成功或失敗，以及依據(jù)該檢查結(jié)果相繼地控制延遲時間。
背景技術(shù)：
在一半導(dǎo)體裝置的制造過程中，在一晶片上形成一組件之后，使用一熔絲選擇實施一調(diào)整工作，以便依據(jù)制造過程或裝置的變化控制一產(chǎn)品的一操作容限(operating margin)及一內(nèi)部操作電壓以及封裝組合以完成一單一存儲器單元。因為很難在封裝組合前復(fù)制一實施存儲器所操作的操作頻率，所以在封裝組合后藉由在一實際存儲器裝置所操作的操作頻率下測試存儲器以獲得接口(例如做為外部的一接口信道的數(shù)據(jù)、命令及地址接腳)所需的一設(shè)定/保持值，其中該設(shè)定/保持值是由一所謂封裝字符(package character)的單一存儲器單元所保持。該設(shè)定/保持值是一必要條件，該必要條件是必須獲得的，以便保證在一集成電路中以高速經(jīng)由一數(shù)據(jù)總線傳送數(shù)據(jù)或信息。
圖10是用以說明在現(xiàn)有技術(shù)中一半導(dǎo)體裝置的一校正電路的方塊圖。
一數(shù)據(jù)輸入緩沖器10比較數(shù)據(jù)DATA與一參考電壓VREF，以及輸出依據(jù)該比較結(jié)果輸出輸出信號Din及Dinb。
一數(shù)據(jù)選通緩沖器20傳送一數(shù)據(jù)選通信號WDSQ至一數(shù)據(jù)鎖存器30。
該數(shù)據(jù)鎖存器30依據(jù)來自該數(shù)據(jù)選通緩沖器20的一信號WDQSp鎖存來自該數(shù)據(jù)輸入緩沖器10的信號Din及Dinb以及輸出輸出信號WDin及WDinb。
一寫入驅(qū)動器40將該數(shù)據(jù)鎖存器30所輸出的數(shù)據(jù)WDin及WDinb經(jīng)由一數(shù)據(jù)總線寫入一存儲器單元50。
在上述所構(gòu)成的半導(dǎo)體裝置的傳統(tǒng)校正電路中，在要調(diào)整一設(shè)定/保持值的情況中，需要藉由控制該數(shù)據(jù)輸入緩沖器10的延遲選擇以校正對該數(shù)據(jù)鎖存器30所輸入的數(shù)據(jù)與選通信號間的差異，以及因而藉由在封裝組合后實施一頻率測試以校正一電路。然而，如果發(fā)生制造過程或裝置的變化，必須重新實施這些程序。因此，會有浪費(fèi)大量時間及資源的問題。

發(fā)明內(nèi)容
因此，有鑒于上述問題而提出本發(fā)明，以及本發(fā)明的一目的在于提供一種半導(dǎo)體裝置的校正電路及其驅(qū)動方法，其中可以下列方式減少校正時間如果一設(shè)定/保持值與一操作頻率條件不兼容，則從內(nèi)部而非外部輸入數(shù)據(jù)。
本發(fā)明的另一目的在于提供一種半導(dǎo)體裝置的校正電路及其驅(qū)動方法，其中以下列方式可獲得一設(shè)定/保持值而無視于制造過程、電壓或溫度的變化如果該設(shè)定/保持值與一操作頻率條件不兼容，則從內(nèi)部輸入數(shù)據(jù)，檢查數(shù)據(jù)與選通的互鎖是成功或失敗，以及依據(jù)該檢查結(jié)果相繼地控制延遲時間。
為了完成上述目的，依據(jù)本發(fā)明的一觀點，提供一種半導(dǎo)體裝置的校正電路，其包括一數(shù)據(jù)輸入緩沖器，用以校正輸入數(shù)據(jù)的輸出時間；一數(shù)據(jù)鎖存器，用以依據(jù)一數(shù)據(jù)選通鎖存該輸入數(shù)據(jù)；一數(shù)據(jù)產(chǎn)生器，用以依據(jù)一致能信號加載一初始設(shè)定值，依據(jù)一時鐘信號移位該已加載設(shè)定值以產(chǎn)生數(shù)據(jù)，及輸入該已產(chǎn)生數(shù)據(jù)至該數(shù)據(jù)輸入緩沖器；一數(shù)據(jù)測試器，用以依據(jù)一致能信號加載一初始設(shè)定值，依據(jù)一時鐘信號移位該已加載設(shè)定值以產(chǎn)生數(shù)據(jù)，比較該已產(chǎn)生數(shù)據(jù)與該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)，及依據(jù)該比較結(jié)果產(chǎn)生一預(yù)定標(biāo)記信號；以及一校正單元，用以依據(jù)一標(biāo)記信號及一重置信號產(chǎn)生一預(yù)定脈沖，依據(jù)該脈沖產(chǎn)生多個移位信號，及依據(jù)該脈沖校正該數(shù)據(jù)輸入緩沖器的數(shù)據(jù)輸出時間。
該數(shù)據(jù)輸入緩沖器可以包括一比較器，用以比較該輸入數(shù)據(jù)及一參考電壓；以及一延遲單元，用以依據(jù)多個移位信號校正該比較器的輸出信號的一延遲路徑。
該延遲單元可以包括多個延遲裝置，用以延遲該比較器的輸出信號；以及多個切換裝置，分別連接至該多個延遲裝置的輸出端及分別依據(jù)該多個移位信號來驅(qū)動，以設(shè)定一延遲路徑。
該數(shù)據(jù)鎖存器可以包括一比較器，用以依據(jù)該數(shù)據(jù)選通比較該數(shù)據(jù)輸入緩沖器的輸出數(shù)據(jù)以輸出一預(yù)定信號；以及一鎖存器，用以鎖存該比較器的輸出信號以輸出一預(yù)定信號。
該數(shù)據(jù)產(chǎn)生器可以包括一設(shè)定單元，用以設(shè)定一初始值；多個線性回授移位緩存器，用以依據(jù)該致能信號加載一初始設(shè)定值，依據(jù)該時鐘信號移位該已加載設(shè)定值，及輸入該已產(chǎn)生數(shù)據(jù)至該數(shù)據(jù)輸入緩沖器；以及一邏輯單元，用以邏輯地組合最后線性回授移位緩存器的輸出及輸入所述結(jié)果至一第一線性回授移位緩存器。
該線性移位緩存器可以包括多個加法器，用以依據(jù)該致能信號加載該設(shè)定單元的初始值，及相加所述已載入值與在前級中的線性移位緩存器的輸出值；以及多個觸發(fā)器，用以依據(jù)該時鐘信號輸出該加法器的輸出信號。
該邏輯單元可以包括一XOR門，用以接收該加法器的輸出信號及最后線性移位緩存器的觸發(fā)器的輸出信號。
該數(shù)據(jù)測試器可以包括一設(shè)定單元，用以設(shè)定一初始值；多個線性回授移位緩存器，用以依據(jù)該致能信號加載一初始設(shè)定值及依據(jù)該時鐘信號移位該已加載設(shè)定值；一第一邏輯單元，用以邏輯地組合最后線性回授移位緩存器的輸出，及輸出該結(jié)果至該第一線性回授移位緩存器；以及一第二邏輯單元，用以邏輯地組合該第一邏輯單元的輸出信號與該數(shù)據(jù)鎖存器的輸出信號，及依據(jù)該時鐘信號輸出該標(biāo)記信號。
該線性移位緩存器可以包括多個加法器，用以依據(jù)該致能信號加載該設(shè)定單元的初始值，及相加所述已載入值與前級中的線性移位緩存器的輸出值；以及多個觸發(fā)器，用以依據(jù)該時鐘信號輸出該加法器的輸出信號。
該第一邏輯單元可以包括一XOR門，用以接收該加法器的輸出信號及最后線性移位緩存器的觸發(fā)器的輸出信號。
該第二邏輯單元可以包括一XOR門，用以邏輯地組合該第一邏輯單元的輸出信號及該數(shù)據(jù)鎖存器的輸出信號；以及一觸發(fā)器，用以依據(jù)該時鐘信號輸出該XOR門的輸出信號，因而產(chǎn)生該標(biāo)記信號。
該校正單元可以包括一脈沖產(chǎn)生器，用以依據(jù)該重置信號及該標(biāo)記信號產(chǎn)生一重置脈沖及一標(biāo)記脈沖；以及一移位單元，用以依據(jù)該重置脈沖及該標(biāo)記脈沖產(chǎn)生相繼變遷的多個移位信號。
該脈沖產(chǎn)生器可以包括一第一反向延遲單元，用以反向及延遲該重置信號；一第一與非門，用以使用該重置信號及該第一反向延遲單元的輸出信號以產(chǎn)生該重置脈沖；一第二反向延遲單元，用以反向及延遲該標(biāo)記信號；以及一第二與非門，用以使用該標(biāo)記信號及該第二反向延遲單元的輸出信號以產(chǎn)生該標(biāo)記脈沖。
該移位單元可以包括多個移位器，其中在一初始狀態(tài)中輸出沒有通過所述移位器的移位信號，以及每當(dāng)使該重置脈沖及該標(biāo)記脈沖致能時，相繼地驅(qū)動該多個移位器，進(jìn)而以連續(xù)方式輸出該多個移位信號。
所述移位器可以包括一第一轉(zhuǎn)移柵極，用以依據(jù)該標(biāo)記脈沖轉(zhuǎn)移一輸入信號；一鎖存器，用以鎖存該第一轉(zhuǎn)移柵極所輸出的信號；一第二轉(zhuǎn)移柵極，用以依據(jù)該標(biāo)記脈沖與該第一轉(zhuǎn)移柵極交替地操作以轉(zhuǎn)移該鎖存器的輸出信號；以及一與非門，用以接收該重置信號及該第二轉(zhuǎn)移柵極所輸出的信號。
依據(jù)本發(fā)明的另一觀點，提供一種半導(dǎo)體裝置的校正電路，其包括一數(shù)據(jù)輸入緩沖器，用以校正輸入數(shù)據(jù)的輸出時間；一數(shù)據(jù)鎖存器，用以依據(jù)一數(shù)據(jù)選通鎖存該數(shù)據(jù)輸入緩沖器所輸出的數(shù)據(jù)；一數(shù)據(jù)產(chǎn)生器，用以依據(jù)一致能信號產(chǎn)生數(shù)據(jù)，及輸入該已產(chǎn)生數(shù)據(jù)至該數(shù)據(jù)輸入緩沖器；一測試器，用以依據(jù)該致能信號產(chǎn)生數(shù)據(jù)，及比較該已產(chǎn)生數(shù)據(jù)與該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)以測試該數(shù)據(jù)及選通的互鎖操作；以及一校正單元，用以依據(jù)該測試器的輸出信號產(chǎn)生多個移位信號，及依據(jù)所述移位信號校正該數(shù)據(jù)輸入緩沖器的數(shù)據(jù)輸出時間。
依據(jù)本發(fā)明的又一觀點，提供一種驅(qū)動一半導(dǎo)體裝置的校正電路的方法，其包括下列步驟(a)允許一數(shù)據(jù)輸入緩沖器從外部比較輸入數(shù)據(jù)與一參考電壓及經(jīng)由一初始延遲路徑輸出該結(jié)果數(shù)據(jù)；(b)允許一數(shù)據(jù)鎖存器依據(jù)一數(shù)據(jù)選通鎖存該數(shù)據(jù)輸入緩沖器的輸出數(shù)據(jù)；(c)儲存該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)于一存儲器單元中，以測量一設(shè)定/保持值；(d)如果設(shè)定/保持值與一操作頻率條件不兼容，則依據(jù)一致能信號加載一初始設(shè)定值至多個線性回授移位緩存器，所述線性回授移位緩存器構(gòu)成一數(shù)據(jù)產(chǎn)生器及一數(shù)據(jù)測試器，及依據(jù)一時鐘信號移位已加載至所述線性回授移位緩存器的值；(e)輸入該數(shù)據(jù)產(chǎn)生器的最后線性回授移位緩存器的輸出數(shù)據(jù)，以做為該數(shù)據(jù)輸入緩沖器的輸入數(shù)據(jù)；(f)允許該數(shù)據(jù)輸入緩沖器比較該數(shù)據(jù)產(chǎn)生器的輸入數(shù)據(jù)與該參考電壓及經(jīng)由一延遲路徑輸出該結(jié)果數(shù)據(jù)；(g)允許一數(shù)據(jù)鎖存器依據(jù)一數(shù)據(jù)選通鎖存該數(shù)據(jù)輸入緩沖器的輸出數(shù)據(jù)；(h)比較該數(shù)據(jù)測試器的最后線性回授移位緩存器的輸出數(shù)據(jù)與該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)，及依據(jù)該時鐘信號輸出該結(jié)果標(biāo)記信號；(i)依據(jù)該標(biāo)記信號及該重置信號產(chǎn)生一標(biāo)記脈沖及一重置脈沖；以及(j)依據(jù)該標(biāo)記脈沖及該重置脈沖產(chǎn)生相繼變遷的多個移位信號，及依據(jù)該移位信號校正該數(shù)據(jù)輸入緩沖器的輸出信號的延遲時間，因而校正一設(shè)定/保持值。


圖1是依據(jù)本發(fā)明的一實施例的一半導(dǎo)體裝置的一校正電路的方塊圖；圖2是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的數(shù)據(jù)輸入緩沖器的詳細(xì)電路圖；圖3是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的數(shù)據(jù)鎖存器的詳細(xì)電路圖；圖4是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的PRBS產(chǎn)生器的詳細(xì)電路圖；圖5是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的PRBS測試器的詳細(xì)電路圖；圖6是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的校正單元的詳細(xì)電路圖；圖7是依據(jù)本發(fā)明的一實施例的圖6所示的脈沖產(chǎn)生器的詳細(xì)電路圖；圖8是依據(jù)本發(fā)明的一實施例的圖6所示的移位單元的詳細(xì)電路圖；圖9是依據(jù)本發(fā)明的一實施例的圖8所示的移位器的詳細(xì)電路圖；以及圖10是用以說明一半導(dǎo)體裝置的一傳統(tǒng)校正電路的方塊圖。
附圖符號說明10...數(shù)據(jù)輸入緩沖器20...數(shù)據(jù)選通緩沖器30...數(shù)據(jù)鎖存器40...寫入驅(qū)動器50...存儲器單元100...數(shù)據(jù)輸入緩沖器102-105...延遲單元106-109...反向器110-113...轉(zhuǎn)移柵極
114...反向器115...反向器200...數(shù)據(jù)選通緩沖器201...比較器202...鎖存器203...或非門204...或非門205...反向器206...反向器300...數(shù)據(jù)鎖存器301...加法器302...觸發(fā)器303...加法器304...觸發(fā)器305...加法器306...觸發(fā)器307...加法器308...觸發(fā)器310...設(shè)定單元320...LFSR330...LFSR340...LFSR350...LFSR360...XOR門400...寫入驅(qū)動器401...加法器402...觸發(fā)器403...加法器404...觸發(fā)器405...加法器406...觸發(fā)器
407...加法器408...觸發(fā)器410...設(shè)定單元460...XOR門470...XOR門500...存儲器單元501...反向延遲單元502...與非門503...反向延遲單元504...與非門510...脈沖產(chǎn)生器520...移位單元600...PRBS產(chǎn)生器601...與非門602...反向器603...反向器604...轉(zhuǎn)移柵極605...或非門606...反向器607...反向器608...移位器609...移位器610...移位器611...轉(zhuǎn)移柵極613...反向器700...PRBS測試器701...轉(zhuǎn)移柵極702...鎖存器703...反向器704...轉(zhuǎn)移柵極705...與非門
706...反向器707...反向器800...校正單元900...校正單元CLK...時鐘信號DATA...數(shù)據(jù)Din...輸出信號Dinb...輸出信號EN...致能信號flag...標(biāo)記信號flagp...標(biāo)記脈沖flagpz...脈沖in...輸入信號Out...輸出信號Outb...輸出信號pwrup...電源開啟信號Q...輸出端resetpz...脈沖rst...重置信號SEED...信號shift<0:3>...移位信號VREF...參考電壓WDin...輸出信號WDinb...輸出信號WDQSp...信號WDSQ...數(shù)據(jù)選通信號具體實施方式
將結(jié)合附圖描述依據(jù)本發(fā)明的實施例。圖1是依據(jù)本發(fā)明的一實施例的一半導(dǎo)體裝置的一校正電路的方塊圖。
參考圖1，一數(shù)據(jù)輸入緩沖器100比較數(shù)據(jù)DATA及一參考電壓VREF，以及依據(jù)所輸出的比較結(jié)果控制輸出信號Din及Dinb，以便藉由多個移位信號shift<0:3>控制其延遲路徑。起初從外部輸入數(shù)據(jù)DATA，以及然后如果數(shù)據(jù)接口所需的一設(shè)定/保持值與一操作頻率條件不兼容，則在一電路內(nèi)輸入數(shù)據(jù)DATA。
一數(shù)據(jù)選通緩沖器200轉(zhuǎn)移一數(shù)據(jù)選通信號WDSQ至一數(shù)據(jù)鎖存器300。
該數(shù)據(jù)鎖存器300依據(jù)來自該數(shù)據(jù)選通緩沖器200的一信號WDQSp鎖存來自該數(shù)據(jù)輸入緩沖器100的信號Din及Dinb以及輸出輸出信號WDin及WDinb。
一寫入驅(qū)動器400經(jīng)由一數(shù)據(jù)總線儲存該數(shù)據(jù)鎖存器300所輸出的數(shù)據(jù)WDin及WDinb于一存儲器單元500中。
一虛擬隨機(jī)序列位(以下稱為″PRBS″)產(chǎn)生器600包括多個線性回授移位緩存器(以下稱為″LFSR″)，其分別由一加法器及一觸發(fā)器所組成。在載入一初始值至該加法器之后，該產(chǎn)生器600依據(jù)一時鐘信號CLK移位-寫入已加載至每一LFSR的值，以及輸入最后LFSR的值以做為該數(shù)據(jù)輸入緩沖器100的數(shù)據(jù)DATA。
一PRBS測試器700包括多個LFSR，其分別由一加法器及一觸發(fā)器所組成。該測試器700加載一初始值至該加法器，以及依據(jù)一時鐘信號CLK移位-寫入已載入每一LFSR的值。該P(yáng)RBS測試器700還比較一由該加法器的輸出信號與最后LFSR的觸發(fā)器的輸出信號所組合的信號與該數(shù)據(jù)鎖存器300的輸出信號WDin，以及依據(jù)該數(shù)據(jù)及該選通信號輸出一標(biāo)記信號″flag″。此時，如果該數(shù)據(jù)與該選通信號彼此不相同，則輸出成為一低電平的標(biāo)記信號″flag″，然而如果該兩個信號彼此相同，則輸出成為一高電平的標(biāo)記信號″flag″。
一校正單元800依據(jù)一重置信號RESET及該P(yáng)RBS測試單元700所輸出的一標(biāo)記信號″flag″產(chǎn)生一預(yù)定脈沖，以及依據(jù)該已產(chǎn)生脈沖產(chǎn)生所述移位信號shift<0:3>。藉由所述移位信號shift<0:3>來設(shè)定該數(shù)據(jù)輸入緩沖器100的輸出信號Din及Dinb的延遲路徑。
圖2是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的數(shù)據(jù)輸入緩沖器的詳細(xì)電路圖。
該數(shù)據(jù)輸入緩沖器比較該參考電壓VREF與該輸入數(shù)據(jù)DATA，以及因而允許所述輸出信號Din及Dinb的輸出，以便藉由該校正單元800所輸出的該多個移位信號shift<0:3>來控制所述延遲路徑。
一比較器101依據(jù)一致能信號EN比較該參考電壓VREF與該輸入數(shù)據(jù)DATA。如果該輸入數(shù)據(jù)DATA的電位高于該參考電壓VREF，則使一輸出端Q保持在低電平。如果該輸入數(shù)據(jù)DATA的電位低于該參考電壓VREF，則使該輸出端Q保持在高電平。此時，起初從外部輸入該數(shù)據(jù)DATA，然而該P(yáng)RBS產(chǎn)生器600所輸出的數(shù)據(jù)是從內(nèi)部所輸入的。該比較器101的輸出端Q的電壓電平的延遲時間是由多個延遲單元102至105所決定的。該多個延遲單元102至105的每一延遲單元例如是由多個反向器所構(gòu)成。然而，經(jīng)由該多個延遲單元102至105的延遲時間由轉(zhuǎn)移柵極(transfer gate)110至113所決定，所述轉(zhuǎn)移柵極110至113分別依據(jù)該多個移位信號shift<0:3>及由反向器106至109所反向的多個移位信號shift<0:3>來驅(qū)動。例如，如果依據(jù)該移位信號shift<1>及一經(jīng)該反向器107的反向信號導(dǎo)通該轉(zhuǎn)移柵極111，則該延遲時間系由該延遲單元102及103來決定。同時，所述延遲單元102至105的輸出信號藉由一反向器114來反向，以及因而成為該輸出信號Din，其中所述延遲單元102至105的延遲時間由所述轉(zhuǎn)移柵極110至113來決定。該輸出信號Din再次藉由一反向器115來反向，以及因而成為該輸出信號Dinb。
圖3是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的數(shù)據(jù)鎖存器的詳細(xì)電路圖。該數(shù)據(jù)鎖存器依據(jù)來自該數(shù)據(jù)選通緩沖器200的信號WDQSp鎖存來自該數(shù)據(jù)輸入緩沖器100的信號Din及Dinb，以及輸出所述輸出信號WDin及WDinb。
一比較器201依據(jù)來自該數(shù)據(jù)選通緩沖器200的信號WDQSp比較來自該數(shù)據(jù)輸入緩沖器100的信號Din及Dinb，以及依據(jù)該結(jié)果輸出信號Out及Outb。如果施加來自該數(shù)據(jù)選通緩沖器200的信號WDQSp成為高電平，以及來自該數(shù)據(jù)輸入緩沖器100的信號Din的電位高于該信號Dinb的電位，則該信號Out輸出成為高電平，以及該信號Outb輸出成為低電平。相反地，如果來自該數(shù)據(jù)輸入緩沖器100的信號Din的電位低于該信號Dinb的電位，則該信號Out輸出成為低電平，以及該信號Outb輸出成為高電平。將該比較器201的兩個信號Out及Outb輸入至一由兩個或非門203及204所組成的鎖存器202。該鎖存器202的輸出信號經(jīng)由反向器205輸出成為該信號WDin，以及經(jīng)由反向器206輸出成為該信號WDinb。亦即，如果該信號Out輸出成為高電平，則該信號WDin亦輸出成為高電平。如果該信號Outb是低電平，則該信號WDinb亦輸出成為低電平。
圖4是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的PRBS產(chǎn)生器的詳細(xì)電路圖。該P(yáng)RBS產(chǎn)生器是依據(jù)一信號SEED來驅(qū)動，其中當(dāng)數(shù)據(jù)接口所需的一設(shè)定/保持值與一操作頻率條件不兼容時，使該信號SEED致能。
一設(shè)定單元310依據(jù)該致能信號SEED加載一初始值。多個LFSR 320、330、340及350分別包括一加法器301及一觸發(fā)器302、一加法器303及一觸發(fā)器304、一加法器305及一觸發(fā)器306以及一加法器307及一觸發(fā)器308。所述加法器301、303、305及307分別相加從該設(shè)定單元310所加載的一初始值與前面LFSR 320、330、340及350的輸出信號。所述觸發(fā)器302、304、306及308依據(jù)一時鐘信號CLK分別轉(zhuǎn)移所述加法器301、303、305及307的輸出。一XOR門360邏輯地組合最后LFSR 350的加法器307的輸出信號與該觸發(fā)器308的輸出信號。
依據(jù)該致能信號SEED從該設(shè)定單元310將一初始值(例如1010)分別加載所述加法器301、303、305及307。亦即，將′1′載入該加法器301，將′0′載入該加法器303，將′1′加載該加法器305，以及將′0′加載該加法器307。再者，所述加法器301、303、305及307相加在前級的LFSR的輸出信號與該加載值。之后，所述觸發(fā)器302、304、306及308依據(jù)該時鐘號CLK轉(zhuǎn)移所述加法器301、303、305及307的輸出信號。結(jié)果，依據(jù)該時鐘信號CLK移位-寫入已載入至每一LFSR的值。同時，該XOR門360邏輯地組合最后LFSR 350的加法器307的輸出信號與該觸發(fā)器308的輸出信號，以及輸入該組合結(jié)果至第一LFSR 320的加法器301。
將該P(yáng)RBS產(chǎn)生器的最后LFSR的輸出信號輸入至該數(shù)據(jù)輸入緩沖器，以做為該數(shù)據(jù)信號DATA。
圖5是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的PRBS測試器的詳細(xì)電路圖。
一設(shè)定單元410依據(jù)一致能信號SEED加載一初始值。多個LFSR 420、430、440及450分別包括一加法器401及一觸發(fā)器402、一加法器403及一觸發(fā)器404、一加法器405及一觸發(fā)器406以及一加法器407及一觸發(fā)器408。
所述加法器401、403、405及407分別相加從該設(shè)定單元410所加載的一初始值與前面LFSR 420、430、440及450的輸出信號。所述觸發(fā)器402、404、406及408依據(jù)一時鐘信號CLK分別轉(zhuǎn)移所述加法器401、403、405及407的輸出。一XOR門460邏輯地組合最后LFSR 450的加法器407的輸出信號與該觸發(fā)器408的輸出信號。再者，一XOR門470邏輯地組合該XOR門460的輸出信號與該數(shù)據(jù)鎖存器300的輸出信號WDin。一觸發(fā)器480依據(jù)一時鐘信號CLK轉(zhuǎn)移該XOR門470的輸出信號，以及輸出一標(biāo)記信號flag。
依據(jù)該致能信號SEED從該設(shè)定單元410將一初始值(例如1010)分別加載所述加法器401、403、405及407。亦即，將′1′載入該加法器401，將′0′載入該加法器403，將′1′加載該加法器405，以及將′0′加載該加法器407。再者，所述加法器401、403、405及407相加在前級的LFSR的輸出信號與該加載值。之后，所述觸發(fā)器402、404、406及408依據(jù)該時鐘號CLK轉(zhuǎn)移所述加法器401、403、405及407的輸出信號。結(jié)果，依據(jù)該時鐘信號CLK移位-寫入已載入至每一LFSR的值。同時，一XOR門460邏輯地組合最后LSFR 450的加法器407的輸出信號與該觸發(fā)器308的輸出信號，以及輸入該組合結(jié)果至第一LFSR 420的加法器401及該XOR門470。再者，該XOR門470邏輯地組合該數(shù)據(jù)鎖存器300的輸出信號WDin及該XOR門460的輸出信號。該XOR門470的輸出信號輸入至該觸發(fā)器480，以及依據(jù)該時鐘CLK輸出。
因此，當(dāng)該XOR門460的輸出信號及該數(shù)據(jù)鎖存器300的輸出信號WDin彼此相同時，上述PRBS測試器輸出一低電平的通過標(biāo)記flag，以及當(dāng)該兩個信號彼此不相同時，輸出一高電平的失敗標(biāo)記flag。該P(yáng)RBS測試器的標(biāo)記信號flag成為該校正單元900的一輸入信號。
圖6是依據(jù)本發(fā)明的一實施例的用以組成一半導(dǎo)體裝置的校正電路的校正單元的詳細(xì)電路圖。該校正電路單元包括一脈沖產(chǎn)生器510，用以依據(jù)該重置信號RESET及該P(yáng)RBS測試單元700所輸出的標(biāo)記信號flag產(chǎn)生一預(yù)定脈沖；以及一移位單元520，用以依據(jù)該脈沖產(chǎn)生器510所產(chǎn)生的脈沖resetpz及flagpz產(chǎn)生該移位信號shift<0:3>。
圖7是依據(jù)本發(fā)明的一實施例的圖6所示的脈沖產(chǎn)生器的詳細(xì)電路圖。該脈沖產(chǎn)生器包括一反向延遲單元501，用以反向及延遲一重置信號RESET；一與非門502，用以使用該重置信號RESET及該反向延遲單元501的輸出信號以產(chǎn)生一預(yù)定脈沖resetpz；一反向延遲單元503，用以反向及延遲一標(biāo)記信號″flag″；以及一與非門504，用以使用該標(biāo)記信號flag及該反向延遲單元503的輸出信號以產(chǎn)生一預(yù)定脈沖flagpz。此時，可使用例如奇數(shù)個反向器來構(gòu)成所述反向延遲單元501及503。
如果該重置信號RESET從低電平變遷至高電平，則上述構(gòu)成的脈沖產(chǎn)生器依據(jù)該反向延遲單元501的延遲時間產(chǎn)生低電平的重置脈沖resetpz，以及如果該標(biāo)記信號″flag″從低電平變遷至高電平，則依據(jù)該反向延遲單元503的延遲時間產(chǎn)生低電平的標(biāo)記脈沖flagpz。
圖8是依據(jù)本發(fā)明的一實施例的圖6所示的移位單元的詳細(xì)電路圖。
將一電源開啟信號pwrup及一重置脈沖resetpz輸入至一與非門601，以及邏輯地組合該電源開啟信號pwrup及該重置脈沖resetpz。藉由一反向器602反向該與非門601的輸出信號，以及然后分別輸入移位器608、609及610。該移位器610的輸出信號經(jīng)由一依據(jù)一標(biāo)記脈沖flagp及反向器603的輸出信號所驅(qū)動的轉(zhuǎn)移柵極611來轉(zhuǎn)移，以及然后在藉由一鎖存器612鎖存后經(jīng)由一反向器613來反向。該反向器613的輸出信號經(jīng)由一依據(jù)該標(biāo)記脈沖flagp及該反向器603的輸出信號所驅(qū)動的轉(zhuǎn)移柵極604來轉(zhuǎn)移，以及然后輸入至一或非門605。該或非門605邏輯地組合該轉(zhuǎn)移柵極604所輸出的信號與該與非門601的輸出信號。該或非門605的輸出信號藉由一反向器606來反向，再次輸入至該或非門605，藉由一反向器607來反向，以及因而成為一移位器608的一輸入信號。所述移位器608、609及610依據(jù)標(biāo)記脈沖flagp及flagpz移位輸入信號。此時，該移位器608的輸入信號系該反向器607的輸出信號，該移位器609的輸入信號是該移位器608的輸出信號，以及該移位器610的輸入信號系該移位器609的輸出信號。再者，該反向器607的輸出信號成為一移位信號shift<0>，該移位器608的輸出信號成為一移位信號shift<1>，該移位器609的輸出信號成為一移位信號shift<2>，以及該移位器610的輸出信號成為一移位信號shift<3>。
在上述構(gòu)成的移位單元中，當(dāng)在一電源開啟信號pwrup輸入成為低電平的初始狀態(tài)中一重置脈沖resetpz保持在高電平時，一重置信號rst輸出成為低電平，以及所述移位器608、609及610沒有操作。因此，該移位信號shift<0>輸出成為高電平，以及所述移位信號shift<1:3>輸出成為低電平。再者，當(dāng)該電源開啟信號pwrup變遷至高電平及所述移位器608、609及610依據(jù)該重置脈沖resetpz及所述標(biāo)記脈沖flagp及flagpz操作時，所述移位信號shift<1:3>相繼輸出成為高電平。
圖9是依據(jù)本發(fā)明的一實施例的圖8所示的移位器的詳細(xì)電路圖。
轉(zhuǎn)移柵極701及704依據(jù)標(biāo)記脈沖flagp及flagpz交替地操作。藉由一鎖存器702鎖存一經(jīng)由該轉(zhuǎn)移柵極701所接收的輸入信號in，以及藉由一反向器703來反向該鎖存器702的輸出信號。該反向器703的輸出信號經(jīng)由該轉(zhuǎn)移柵極704輸入至一與非門705。該與非門705對一重置信號rst及該轉(zhuǎn)移柵極704的輸出信號實施一與非運(yùn)算。一反向器706反向該與非門705的輸出信號，以及回授該已反向信號至該與非門705。一反向器707反向該與非門705的輸出信號，以及輸出一輸出信號out。
在上述構(gòu)成的移位器中，當(dāng)依據(jù)所述標(biāo)記脈沖flagp及flagpz驅(qū)動該轉(zhuǎn)移柵極701時，將該輸入信號in鎖存在該鎖存器702中，以及因而依據(jù)所述標(biāo)記脈沖flagp及flagpz驅(qū)動該轉(zhuǎn)移柵極704。該鎖存器702的數(shù)據(jù)經(jīng)由該反向器703反向，以及然后轉(zhuǎn)移至該與非門705。該與非門705使用從該轉(zhuǎn)移柵極704所接收的數(shù)據(jù)及該重置信號rst以輸出一預(yù)定信號。該信號藉由該反向器707反向。結(jié)果，當(dāng)雙態(tài)觸發(fā)所述標(biāo)記脈沖flagp及flagpz時，可移位及輸出該輸入信號in。
上述已描述依據(jù)本發(fā)明的半導(dǎo)體裝置的校正電路的結(jié)構(gòu)及驅(qū)動個別組件的詳細(xì)方法。下面將以上述結(jié)構(gòu)及方法來描述依據(jù)本發(fā)明的驅(qū)動一半導(dǎo)體裝置的校正電路的全部方法。
在一初始狀態(tài)中，當(dāng)該電源開啟信號pwrup保持低電平及該重置脈沖resetpz保持高電平時，該重置信號rst輸出成為低電平，以及構(gòu)成該校正單元800的移位器因而沒有操作。因此，該移位信號shift<0>輸出成為高電平，以及所述移位信號shift<1:3>輸出成為低電平。當(dāng)操作在高電平的移位信號shift<0>的轉(zhuǎn)移柵極110設(shè)定該延遲單元102的延遲路徑時，該數(shù)據(jù)輸入緩沖器100比較輸入數(shù)據(jù)DATA及該參考電壓VREF，以及輸出所述信號Din及Dinb。該數(shù)據(jù)鎖存器300依據(jù)該數(shù)據(jù)選通緩沖器200所輸出的信號WDQSp鎖存該數(shù)據(jù)輸入緩沖器100所輸出的信號Din及Dinb，以及輸出所述輸出信號WDin及WDinb。該寫入驅(qū)動器400將該數(shù)據(jù)鎖存器300所輸出的數(shù)據(jù)WDin及WDinb經(jīng)由該數(shù)據(jù)總線儲存在該存儲器單元500中。
此時，在該數(shù)據(jù)接口所需一設(shè)定/保持值與一操作頻率條件不兼容的情況中，依據(jù)MRS或EMRS操作碼使該P(yáng)RBS產(chǎn)生器600的致能信號SEED致能，以及將一初始設(shè)定值加載至用以構(gòu)成該P(yáng)RBS產(chǎn)生器600的多個LSFR。再者，依據(jù)該時鐘信號CLK寫入所述LFSR的值，以及將最后LFSR值輸入做為該數(shù)據(jù)輸入緩沖器200的數(shù)據(jù)DATA。該數(shù)據(jù)DATA輸入因而與該參考電壓VREF做比較，以及該結(jié)果信號因而經(jīng)由所述移位信號shift<0:3>所設(shè)定的延遲路徑輸出以做為所述信號Din及Dinb。同時，當(dāng)該P(yáng)RB產(chǎn)生器600操作時，亦驅(qū)動該P(yáng)RBS測試器700以比較一由該加法器的輸出信號及最后LFSR的觸發(fā)器的輸出信號所邏輯組合而成的信號與該數(shù)據(jù)鎖存器300的輸出信號WDin，以及輸出該結(jié)果標(biāo)記信號flag。亦即，藉由該致能信號SEED而加載該P(yáng)RB產(chǎn)生器600的值依據(jù)該時鐘信號的LFSR操作輸入以做為該數(shù)據(jù)輸入緩沖器100的數(shù)據(jù)DATA，以及因此輸出以做為該數(shù)據(jù)輸入緩沖器100的輸出信號Din及Dinb。所述輸出信號Din及Dinb輸入至該數(shù)據(jù)鎖存器300，依據(jù)來自該數(shù)據(jù)選通緩沖器200的信號WDQSp來鎖存所述信號，以及然后輸出以做為所述輸出信號WDin及WDinb。將在該數(shù)據(jù)鎖存器300的輸出信號WDin及WDinb間的依據(jù)該致能信號SEED而加載該P(yáng)RBS測試器700的值與依據(jù)該時鐘信號CLK經(jīng)由該LFSR操作來轉(zhuǎn)移的值做比較。如果該兩個值彼此相同，則輸出低電平的通過標(biāo)記flag。如果不相同，則輸出高電平的失敗標(biāo)記flag。
如果該失敗標(biāo)記flag輸出成為高電平，則從該校正單元800的脈沖產(chǎn)生器產(chǎn)生該標(biāo)記脈沖flagpz。該信號輸入至該移位單元以驅(qū)動該移位器，以便該移位信號shift<1>輸出成為高電平。同時，每當(dāng)該標(biāo)記信號″flag″依據(jù)該P(yáng)RBS測試器700的比較結(jié)果輸出成為高電平時，所述移位信號shift<1:3>相繼地輸出成為高電平，因而控制該數(shù)據(jù)輸入緩沖器100的輸出信號Din及Dinb的輸出時間。藉此，校正在該數(shù)據(jù)輸入緩沖器100與該數(shù)據(jù)選通緩沖器200間的設(shè)定/保持值。
如上所述，依據(jù)本發(fā)明的一半導(dǎo)體裝置的校正電路包括一PRBS產(chǎn)生器，用以在一集成電路內(nèi)產(chǎn)生一數(shù)據(jù)圖案而無需從外部接收數(shù)據(jù)；一PRBS測試器，用以比較一數(shù)據(jù)鎖存器的輸出信號以確定數(shù)據(jù)與選通的互鎖操作是成功或失敗，其中該數(shù)據(jù)鎖存器用以選通及鎖存一數(shù)據(jù)輸入緩沖器的一輸出信號；以及一校正單元，用以使用該P(yáng)RBS測試器的輸出信號校正一延遲時間至一預(yù)定單位。因而，甚至在封裝組合后，可自由地校正制造過程、電壓、溫度等的變化。因此，可保證一系統(tǒng)的高頻操作所需的設(shè)定/保持值，以及可減少用以校正這些值的產(chǎn)品制造校正所需的成本及時間。
雖然上面已描述有關(guān)于上述實施例，但是可了解到本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神及范圍的前提下可實施本發(fā)明的變化及修改。
權(quán)利要求
1.一種半導(dǎo)體裝置的校正電路，該校正電路包括一數(shù)據(jù)輸入緩沖器，用以校正輸入數(shù)據(jù)的輸出時間；一數(shù)據(jù)鎖存器，用以鎖存該輸入數(shù)據(jù)；一數(shù)據(jù)產(chǎn)生器，用以依據(jù)一致能信號加載一初始設(shè)定值，依據(jù)一時鐘信號移位該已加載設(shè)定值以產(chǎn)生數(shù)據(jù)，及輸入該已產(chǎn)生數(shù)據(jù)至該數(shù)據(jù)輸入緩沖器；一數(shù)據(jù)測試器，用以依據(jù)一致能信號加載一初始設(shè)定值，依據(jù)一時鐘信號移位該已加載設(shè)定值以產(chǎn)生數(shù)據(jù)，比較該已產(chǎn)生數(shù)據(jù)與該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)，及依據(jù)該比較結(jié)果產(chǎn)生一預(yù)定標(biāo)記信號；以及一校正單元，用以產(chǎn)生多個移位信號及依據(jù)一脈沖校正該數(shù)據(jù)輸入緩沖器的數(shù)據(jù)輸出時間。
2.如權(quán)利要求1所述的校正電路，其中該數(shù)據(jù)輸入緩沖器包括一比較器，用以比較該輸入數(shù)據(jù)及一參考電壓；以及一延遲單元，用以依據(jù)多個移位信號校正該比較器的輸出信號的一延遲路徑。
3.如權(quán)利要求2所述的校正電路，其中該延遲單元包括多個延遲裝置，用以延遲該比較器的輸出信號；以及多個切換裝置，分別連接至該多個延遲裝置的輸出端及分別依據(jù)該多個移位信號來驅(qū)動，以設(shè)定一延遲路徑。
4.如權(quán)利要求1所述的校正電路，其中該數(shù)據(jù)鎖存器依據(jù)一數(shù)據(jù)選通鎖存該輸入數(shù)據(jù)。
5.如權(quán)利要求1所述的校正電路，其中該數(shù)據(jù)鎖存器包括一比較器，用以依據(jù)一數(shù)據(jù)選通比較該數(shù)據(jù)輸入緩沖器的輸出數(shù)據(jù)以輸出一預(yù)定信號；以及一鎖存器，用以鎖存該比較器的輸出信號，以輸出一預(yù)定信號。
6.如權(quán)利要求1所述的校正電路，其中該數(shù)據(jù)產(chǎn)生器包括一設(shè)定單元，用以設(shè)定一初始值；多個線性回授移位緩存器，用以依據(jù)該致能信號加載一初始設(shè)定值，依據(jù)該時鐘信號移位該已加載設(shè)定值，及輸入該已產(chǎn)生數(shù)據(jù)至該數(shù)據(jù)輸入緩沖器；以及一邏輯單元，用以邏輯地組合一最后線性回授移位緩存器的輸出，及輸入所述結(jié)果至一第一線性回授移位緩存器。
7.如權(quán)利要求6所述的校正電路，其中該線性移位緩存器包括多個加法器，用以依據(jù)該致能信號加載該設(shè)定單元的初始值，及相加所述已載入值與在前一級中的線性移位緩存器的輸出值；以及多個觸發(fā)器，用以依據(jù)該時鐘信號輸出該加法器的輸出信號。
8.如權(quán)利要求6所述的校正電路，其中該邏輯單元包括一XOR門，用以接收該加法器的輸出信號及最后線性移位緩存器的觸發(fā)器的輸出信號。
9.如權(quán)利要求1所述的校正電路，其中該數(shù)據(jù)測試器包括一設(shè)定單元，用以設(shè)定一初始值；多個線性回授移位緩存器，用以依據(jù)該致能信號加載一初始設(shè)定值，及依據(jù)該時鐘信號移位該已加載設(shè)定值；一第一邏輯單元，用以邏輯地組合最后線性回授移位緩存器的輸出，及輸入該結(jié)果至該第一線性回授移位緩存器；以及一第二邏輯單元，用以邏輯地組合該第一邏輯單元的輸出信號與該數(shù)據(jù)鎖存器的輸出信號，及依據(jù)該時鐘信號輸出該標(biāo)記信號。
10.如權(quán)利要求9所述的校正電路，其中該線性移位緩存器包括多個加法器，用以依據(jù)該致能信號加載該設(shè)定單元的初始值，及相加所述已載入值與前級中的線性移位緩存器的輸出值；以及多個觸發(fā)器，用以依據(jù)該時鐘信號輸出該加法器的輸出信號。
11.如權(quán)利要求9所述的校正電路，其中該第一邏輯單元包括一XOR門，用以接收該加法器的輸出信號及最后線性移位緩存器的觸發(fā)器的輸出信號。
12.如權(quán)利要求9所述的校正電路，其中該第二邏輯單元包括一XOR門，用以邏輯地組合該第一邏輯單元的輸出信號及該數(shù)據(jù)鎖存器的輸出信號；以及一觸發(fā)器，用以依據(jù)該時鐘信號輸出該XOR門的輸出信號，因而產(chǎn)生該標(biāo)記信號。
13.如權(quán)利要求1所述的校正電路，其中該校正單元依據(jù)該標(biāo)記信號及一重置信號產(chǎn)生該脈沖。
14.如權(quán)利要求1所述的校正電路，其中該校正單元包括一脈沖產(chǎn)生器，用以依據(jù)一重置信號及該標(biāo)記信號產(chǎn)生一重置脈沖及一標(biāo)記脈沖；以及一移位單元，用以依據(jù)該重置脈沖及該標(biāo)記脈沖產(chǎn)生相繼變遷的多個移位信號。
15.如權(quán)利要求14所述的校正電路，其中該脈沖產(chǎn)生器包括一第一反向延遲單元，用以反向及延遲該重置信號；一第一與非門，用以使用該重置信號及該第一反向延遲單元的輸出信號以產(chǎn)生該重置脈沖；一第二反向延遲單元，用以反向及延遲該標(biāo)記信號；以及一第二與非門，用以使用該標(biāo)記信號及該第二反向延遲單元的輸出信號以產(chǎn)生該標(biāo)記脈沖。
16.如權(quán)利要求14所述的校正電路，其中該移位單元包括多個移位器，其中在一初始狀態(tài)中輸出沒有通過所述移位器的移位信號，以及每當(dāng)使該重置脈沖及該標(biāo)記脈沖致能時，相繼地驅(qū)動該多個移位器，進(jìn)而以連續(xù)方式輸出該多個移位信號。
17.如權(quán)利要求16所述的校正電路，其中所述移位器包括一第一轉(zhuǎn)移柵極，用以依據(jù)該標(biāo)記脈沖轉(zhuǎn)移一輸入信號；一鎖存器，用以鎖存該第一轉(zhuǎn)移柵極所輸出的信號；一第二轉(zhuǎn)移柵極，用以依據(jù)該標(biāo)記脈沖與該第一轉(zhuǎn)移柵極交替地操作以轉(zhuǎn)移該鎖存器的輸出信號；以及一與非門，用以接收該重置信號及自該第二轉(zhuǎn)移柵極所輸出的信號。
18.一種半導(dǎo)體裝置的校正電路，該校正電路包括一數(shù)據(jù)輸入緩沖器，用以校正輸入數(shù)據(jù)的輸出時間；一數(shù)據(jù)鎖存器，用以依據(jù)一數(shù)據(jù)選通鎖存從該數(shù)據(jù)輸入緩沖器所輸出的數(shù)據(jù)；一數(shù)據(jù)產(chǎn)生器，用以依據(jù)一致能信號產(chǎn)生數(shù)據(jù)，及輸入該已產(chǎn)生數(shù)據(jù)至該數(shù)據(jù)輸入緩沖器；一測試器，用以依據(jù)該致能信號產(chǎn)生數(shù)據(jù)，及比較該已產(chǎn)生數(shù)據(jù)與該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)以測試該數(shù)據(jù)及選通的互鎖操作；以及一校正單元，用以依據(jù)該測試器的輸出信號產(chǎn)生多個移位信號，及依據(jù)所述移位信號校正該數(shù)據(jù)輸入緩沖器的一數(shù)據(jù)輸出時間。
19.一種驅(qū)動一半導(dǎo)體裝置的校正電路的方法，該方法包括(a)允許一數(shù)據(jù)輸入緩沖器從外部比較輸入數(shù)據(jù)與一參考電壓及經(jīng)由一初始延遲路徑輸出該結(jié)果數(shù)據(jù)；(b)允許一數(shù)據(jù)鎖存器依據(jù)一數(shù)據(jù)選通鎖存該數(shù)據(jù)輸入緩沖器的輸出數(shù)據(jù)；(c)儲存該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)于一存儲器單元中，以測量一設(shè)定/保持值；(d)如果設(shè)定/保持值與一操作頻率條件不兼容，則依據(jù)一致能信號加載一初始設(shè)定值至多個線性回授移位緩存器，所述線性回授移位緩存器構(gòu)成一數(shù)據(jù)產(chǎn)生器及一數(shù)據(jù)測試器，及依據(jù)一時鐘信號移位已加載至所述線性回授移位緩存器的值；(e)輸入該數(shù)據(jù)產(chǎn)生器的最后線性回授移位緩存器的輸出數(shù)據(jù)，以做為該數(shù)據(jù)輸入緩沖器的輸入數(shù)據(jù)；(f)允許該數(shù)據(jù)輸入緩沖器比較該數(shù)據(jù)產(chǎn)生器的輸入數(shù)據(jù)與該參考電壓，及經(jīng)由一延遲路徑輸出該結(jié)果數(shù)據(jù)；(g)允許一數(shù)據(jù)鎖存器依據(jù)一數(shù)據(jù)選通鎖存該數(shù)據(jù)輸入緩沖器的輸出數(shù)據(jù)；(h)比較該數(shù)據(jù)測試器的最后線性回授移位緩存器的輸出數(shù)據(jù)與該數(shù)據(jù)鎖存器的輸出數(shù)據(jù)，及依據(jù)該時鐘信號輸出該結(jié)果標(biāo)記信號；(i)依據(jù)該標(biāo)記信號及該重置信號產(chǎn)生一標(biāo)記脈沖及一重置脈沖；以及(j)依據(jù)該標(biāo)記脈沖及該重置脈沖產(chǎn)生相繼變遷的多個移位信號，及依據(jù)該移位信號校正該數(shù)據(jù)輸入緩沖器的輸出信號的延遲時間，因而校正一設(shè)定/保持值。
全文摘要
一種半導(dǎo)體裝置的校正電路以及一種驅(qū)動該校正電路的方法。該校正電路包括一PRBS產(chǎn)生器，用以在一集成電路內(nèi)產(chǎn)生一數(shù)據(jù)圖案而無需從外部接收數(shù)據(jù)；一PRBS測試器，用以比較一數(shù)據(jù)鎖存器的輸出信號以確定數(shù)據(jù)與選通的互鎖操作是成功或失敗，其中該數(shù)據(jù)鎖存器用以選通及鎖存一數(shù)據(jù)輸入緩沖器的一輸出信號；以及一校正單元，用以使用該P(yáng)RBS測試器的輸出信號校正一延遲時間至一預(yù)定單位。因而，甚至在封裝組合后，可自由地校正制造過程、電壓、溫度等的變化。因此，可保證一系統(tǒng)的高頻操作所需的設(shè)定/保持值，以及可減少用以校正這些值的產(chǎn)品制造校正所需的時間及資源。
文檔編號G11C29/12GK1797604SQ20051008966
公開日2006年7月5日 申請日期2005年8月8日 優(yōu)先權(quán)日2004年12月30日
發(fā)明者南英俊 申請人:海力士半導(dǎo)體有限公司