專利名稱：單次可程序化唯讀記憶體及其制造方法
技術(shù)領域：
本發(fā)明是有關(guān)于一種半導體元件及其制造方法，且特別是有關(guān)于一種單次可程序化唯讀記憶體及其制造方法。
背景技術(shù)：
當電腦微處理器(Microprocessor)的功能越來越強，軟體所進行的程序與運算越來越龐大時，記憶體的需求也就越來越高。因此，如何制造容量大且便宜的記憶體以滿足這種需求，便成了半導體制造商的一大課題。依據(jù)讀/寫功能的差異，記憶體可以簡單的區(qū)分為兩類唯讀記憶體(ReadOnly Memory；ROM)與隨機存取記憶體。
由于唯讀記憶體具有不因電源中斷而喪失其中所儲存的資料的非揮發(fā)(Non-Volatile)特性，因此許多電器產(chǎn)品中都必須具備此類記憶體，以維持電器產(chǎn)品開機時的正常操作。
依照資料存入的方式，唯讀記憶體一般可以細分為罩幕式唯讀記憶體(Mask ROM)、單次可程序唯讀記憶體(One Time Programmable ROM；OPTROM)、可抹除可程序唯讀記憶體(Erasable Programmable ROM；EPROM)、電子式可抹除可程序唯讀記憶體(Electrically Erasable ProgrammableROM；EEPROM)等。其中，單次可程序唯讀記憶體由于可在記憶體離開工廠后才寫入資料，亦即可依照記憶體配置的環(huán)境由使用者寫入資料，因此其較罩幕式唯讀記憶體更為方便。
習知的一種單次可程序唯讀記憶胞是由一個二極管與一反熔絲層所構(gòu)成。此種單次可程序唯讀記憶胞藉由反熔絲層是否崩潰，已判斷在字元線與位元線之間是否連接有PN二極管，來達到儲存數(shù)位資訊的目之。
舉例來說，美國專利US 6,185,122號案揭露一種垂直堆疊的單次可程序唯讀記憶體，其是在基底上交替堆疊多條長條狀的導體，然后分別在上下相鄰導體之間設置有一個二極管以及一個反熔絲層(Antifuse Layer)。二極管與反熔絲層即構(gòu)成一個記憶胞。然而，在此專利中，PN二極管是由P型摻雜多晶硅層與N型摻雜多晶硅層所構(gòu)成。由于多晶硅含有許多大小不一的晶粒(grain)，且又有晶粒邊界的存在，所以PN接面特性并不一致，同時漏電路徑也比較多。因此將材質(zhì)為多晶硅的PN二極管應用在記憶元件上時，而容易造成各記憶胞特性不一致，且在逆向偏壓下容易產(chǎn)生漏電。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是在提供一種單次可程序化唯讀記憶體及其制造方法，以改善記憶胞特性不一致，且在逆向偏壓下容易漏電的問題。
本發(fā)明的再一目的是提供一種單次可程序化唯讀記憶體及其制造方法，可以簡化制程、提高元件集積度并降低制造成本。
本發(fā)明提出一種單次可程序化唯讀記憶體，至少包括第一導電型半導體基底、第二導電型摻雜區(qū)、第一導電型的第一摻雜層、第一導電型的第二摻雜層、導電層、第二導電型的第一摻雜層與反熔絲層。其中，第二導電型摻雜區(qū)設置于第一導電型半導體基底中。第一導電型的第一摻雜層設置于第一導電型半導體基底中，且位于第二導電型摻雜區(qū)上。第一導電型的第二摻雜層設置于第二導電型摻雜區(qū)與第一導電型的第一摻雜層之間，且第一導電型的第二摻雜層成條狀，是作為位元線。導電層設置于第一導電型半導體基底上，此導電層成條狀且與第一導電型第一摻雜層垂直交錯。第二導電型第一摻雜層設置于第一導電型半導體基底中，且位于導電層與第一導電型的第一摻雜層之間。反熔絲層設置于導電層與第二導電型的第一摻雜層之間。
在上述的單次可程序化唯讀記憶體中，第一導電型為P型，則第二導電型為N型；第一導電型為N型，則第二導電型為P型。而且，在第二導電型第一摻雜層頂部具有一尖角。
此外，在上述的單次可程序化唯讀記憶體中，更具備有設置于半導體基底上的一層間絕緣層。此層間絕緣層具有位于第二導電型第二摻雜層上方的一溝渠，且導電層設置于溝渠內(nèi)，反熔絲層設置于層間絕緣層與導電層之間。
在上述單次可程序化唯讀記憶體中，由于PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、絕緣層上有硅(SOI)半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。因此，利用此種PN(或NP)接面的單次可程序唯讀記憶胞的特性也較為一致，且漏電量亦可降低，而可以增加元件效能。
而且，由于第二導電型的第一摻雜層成塔狀，因此可以自動限制反熔絲層的崩潰區(qū)域，以呈現(xiàn)出良好的邏輯狀態(tài)。而且，第二導電型的第一摻雜層的表面隆起而形成有尖角，而可以利用尖端放電的原理，使電荷集中在尖角處，使反熔絲層容易崩潰，而可以降低操作電壓。
此外，本發(fā)明的單次可程序化唯讀記憶體，由在結(jié)構(gòu)簡單，記憶胞尺寸為4F2，因此可以提高記憶體元件的集基度。而且，藉由改變反熔絲層的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
本發(fā)明提出一種單次可程序化唯讀記憶體的制造方法，首先提供第一導電型半導體基底，在第一導電型半導體基底中由表面往下依序形成有第二導電型的第一摻雜層、第一導電型的第一摻雜層、第一導電型的第二摻雜層與第二導電型摻雜區(qū)。接著，圖案化第一導電型基底，以形成呈條狀的第一導電型的第二摻雜層與呈塊狀的第一導電型的第一摻雜層、呈塊狀的第二導電型的第一摻雜層。然后，進行蝕刻制程，使呈塊狀的第二導電型的第一摻雜層頂部具有一尖角，之后并在第一導電型基底上完成反熔絲層的沉積或鍍膜。接著，在反熔絲層上鍍上一蝕刻終止層，并在蝕刻終止層上形成層間絕緣層后，圖案化層間絕緣層以形成暴露蝕刻終止層的一溝渠，且溝渠與呈條狀的第二導電型的第一摻雜層垂直交錯。之后，移除溝渠所暴露的蝕刻終止層，并在溝渠中形成一導電層。
在上述的單次可程序化唯讀記憶體的制造方法中，圖案化第一導電型半導體基底，以形成呈條狀的第一導電型的第二摻雜層與呈塊狀的第一導電型的第一摻雜層、呈塊狀的第二導電型的第一摻雜層的步驟如下，首先進行第一圖案化制程，移除部分第二導電型的第一摻雜層、第一導電型的第一摻雜層、第一導電型的第二摻雜層，以暴露出第二導電型摻雜區(qū)，而形成呈條狀的第二導電型的第一摻雜層、呈條狀的第一導電型的第一摻雜層、呈條狀的第一導電型的第二摻雜層。然后，進行第二圖案化制程，移除部分第二導電型的第一摻雜層、第一導電型的第一摻雜層，以形成呈塊狀的第二導電型的第一摻雜層、呈塊狀的第一導電型的第一摻雜層。
在本發(fā)明的單次可程序化唯讀記憶體的制造方法中，在半導體基底中形成圖案化的NPN(或PNP)結(jié)構(gòu)，然后使用兩道微影蝕刻制程以定義出位元線與硅塔狀物，而形成隔離的PN(或NP)二極管與位元線。由在PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。而且，由在記憶胞結(jié)構(gòu)簡單，所需要的光罩數(shù)目較少，因此記憶體的成本可以降低。
而且，由在第二導電型的第一摻雜層成塔狀，因此可以限制反熔絲層的崩潰區(qū)域，以呈現(xiàn)出良好的邏輯狀態(tài)。此外，利用蝕刻制程，使第二導電型的第一摻雜層的表面形成有尖角，而可以利用尖端放電的原理，使電荷集中在尖角處，使反熔絲層容易崩潰，而可以降低操作電壓。
此外，在本發(fā)明的單次可程序化唯讀記憶體的制造方法中，由于此用自行對準的概念，而在字元線與位元線之間形成記憶胞結(jié)構(gòu)，所需要的光罩數(shù)少，而且采用自行對準概念制作出來的記憶胞尺寸較小，可以提高記憶體元件的集積度。
此外，藉由改變反熔絲層的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。而且，在分隔出PN(或NP)二極管結(jié)構(gòu)后，才形成反熔絲層，因此反熔絲層的材質(zhì)較容易改變。此外，在反熔絲層上形成有蝕刻終止層，此蝕刻終止層與反熔絲層具有不同的蝕刻選擇性，因此可以保持反熔絲層的厚度。
另外，記憶胞的崩潰電壓可由反熔絲層的厚度決定，而反熔絲層的厚度是由沈積制程決定的，并不是由蝕刻制程及化學機械研磨制程來決定，亦即制程裕度(Process window)不會受到蝕刻制程及化學機械研磨制程影響，因此具有較大的制程裕度。
本發(fā)明提出另一種單次可程序化唯讀記憶體的制造方法，首先提供第一導電型半導體基底，在第一導電型半導體基底中由表面往下依序形成有第二導電型的第一摻雜層、第一導電型的第一摻雜層、第一導電型的第二摻雜層與第二導電型摻雜區(qū)。接著，圖案化第一導電型半導體基底，以形成呈條狀的第一導電型的第二摻雜層、呈塊狀的第一導電型的第一摻雜層與呈塊狀的第二導電型的第一摻雜層，并在第一導電型半導體基底上形成層間絕緣層。然后，圖案化層間絕緣層以形成暴露第二導電型的第一摻雜層的一溝渠，且溝渠與呈條狀的第二導電型第一摻雜層垂直交錯，并在溝渠底部與側(cè)壁形成反熔絲層。之后，在溝渠中形成導電層。
在上述的單次可程序化唯讀記憶體的制造方法中，圖案化第一導電型半導體基底，以形成呈條狀的第一導電型的第二摻雜層與呈塊狀的第一導電型的第一摻雜層、呈塊狀的第二導電型的第一摻雜層的步驟如下，首先進行第一圖案化制程，移除部分第二導電型的第一摻雜層、第一導電型的第一摻雜層、第一導電型的第二摻雜層，以暴露出第二導電型摻雜區(qū)，而形成呈條狀的第二導電型的第一摻雜層、呈條狀的第一導電型的第一摻雜層、呈條狀的第一導電型的第二摻雜層。然后，進行第二圖案化制程，移除部分第二導電型的第一摻雜層、第一導電型的第一摻雜層，以形成呈塊狀的第二導電型的第一摻雜層、呈塊狀的第一導電型的第一摻雜層。
在上述的單次可程序化唯讀記憶體的制造方法中，圖案化第一導電型基底的步驟后與在第一導電型基底上形成層間絕緣層的前，更包括進行蝕刻制程，使呈塊狀的第二導電型的第一摻雜層頂部具有一尖角。
在本發(fā)明的單次可程序化唯讀記憶體的制造方法中，在基底中形成圖案化的NPN(或PNP)結(jié)構(gòu)，然后使用兩道微影蝕刻制程以定義出位元線與硅塔狀物，而形成隔離的單晶硅PN(或NP)二極管與位元線。由于PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。而且，由于記憶胞結(jié)構(gòu)簡單，所需要的光罩數(shù)目較少，因此記憶體的成本可以降低。
此外，定義出字元線圖案(溝渠)后，才形成反熔絲層，因此反熔絲層的材質(zhì)較容易改變，且厚度并不會受到蝕刻制程影響。而且，藉由改變反熔絲層的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
另外，記憶胞的崩潰電壓可由反熔絲層的厚度決定，而反熔絲層的厚度是由沈積制程決定的，并不是由蝕刻制程及化學機械研磨制程來決定，亦即制程裕度(Process window)不會受到蝕刻制程及化學機械研磨制程影響，因此具有較大的制程裕度。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下


圖1A是本發(fā)明第一實施例的單次可程序化唯讀記憶體的立體結(jié)構(gòu)示意圖。
圖1B及圖1C為分別是圖1A中A-A’線的剖面圖及B-B’線的剖面圖。
圖1D是本發(fā)明的單次可程序化唯讀記憶體的等效電路示意圖。
圖2A至圖9A、圖2B至圖9B為分別是圖1A中A-A’線的制程剖面圖及B-B’線的制程剖面圖。
圖10A是本發(fā)明第二實施例的單次可程序化唯讀記憶體的立體結(jié)構(gòu)示意圖。
圖10B及圖10C為分別是圖10A中A-A’線的剖面圖及B-B’線的剖面圖。
圖11A至圖12A、圖11B至圖12B為分別是圖10A中A-A’線的制程剖面圖及B-B’線的制程剖面圖。
圖13A是本發(fā)明第三實施例的單次可程序化唯讀記憶體的立體結(jié)構(gòu)示意圖。
圖13B及圖13C為分別是圖13A中A-A’線的剖面圖及B-B’線的剖面圖。
圖14A至圖16A、圖14B至圖16B為分別是圖13A中A-A’線的制程剖面圖及B-B’線的制程剖面圖。
100半導體基底 102N型摻雜區(qū)103P型摻雜區(qū) 104P型摻雜層104aP+摻雜區(qū) 104bP摻雜區(qū)105N型摻雜區(qū) 106、106aN型摻雜層107、111、115光阻層108、108a反熔絲層109、113、118溝渠 110蝕刻終止層
112層間絕緣層112a硼磷硅玻璃層112b氧化硅層 114導電層116尖角 120保護層具體實施方式
第一實施例圖1A是本發(fā)明第一實施例的單次可程序化唯讀記憶體的立體結(jié)構(gòu)示意圖。圖1B及圖1C為分別是圖1A中A-A’線的剖面圖及B-B’線的剖面圖。圖1D是本發(fā)明的單次可程序化唯讀記憶體的等效電路示意圖。
請參閱圖1A至圖1C，本發(fā)明的單次可程序化唯讀記憶體至少是由P型半導體基底100、N型摻雜區(qū)102、P型摻雜層104、N型摻雜層106、反熔絲層108、蝕刻終止層110、層間絕緣層112、導電層114所構(gòu)成。
N型摻雜區(qū)102，設置于P型半導體基底100中。P型摻雜層104，設置于P型半導體基底100中，且位于N型摻雜區(qū)102上，此P型摻雜層104是成條狀。而且，P型摻雜層104中例如是由P+摻雜區(qū)104a與P摻雜區(qū)104b所構(gòu)成。P+摻雜區(qū)104a的摻質(zhì)濃度較P摻雜區(qū)104b大，且P+摻雜區(qū)104a的摻質(zhì)植入深度亦較P摻雜區(qū)104b深。P摻雜區(qū)104b是作為二極管的P型區(qū)，P+摻雜區(qū)104a是作為位元線。
導電層114設置于P型半導體基底100上，此導電層114成條狀且與P型摻雜層104交錯，此導電層114是作為字元線。導電層114的材質(zhì)包括半導體、摻雜多晶硅或金屬(例如是鎢、銅)。
N型摻雜層106例如是設置于P型半導體基底100中，且位于導電層114與P型摻雜層104之間。N型摻雜層106例如是成塔狀(Tower Shape)，且其表面隆起而形成有一尖角116。而N型摻雜層106與P型摻雜層104的P摻雜區(qū)104b構(gòu)成PN二極管。由于N型摻雜層106成塔狀，因此可以限制反熔絲層108的崩潰區(qū)域，以呈現(xiàn)出良好的邏輯狀態(tài)。而且，N型摻雜層106的表面隆起而形成有尖角116，而可以利用尖端放電的原理，使電荷集中在尖角116處，使反熔絲層108容易崩潰，而可以降低操作電壓。
反熔絲層108例如是設置于導電層114與N型摻雜層106之間。反熔絲層108的材質(zhì)例如為氧化硅，當然也可以是高介電常數(shù)(介電常數(shù)大于4)材料，包括氧化鋁或氧化鉿。藉由適當?shù)倪x擇反熔絲層108的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。舉例來說，選用氧化鋁作為反熔絲層108的材質(zhì)，則可以降低崩潰電壓，且因為可以使用較厚的氧化鋁，其絕緣特性將更好且晶片之間電性飄移的程度可以降低。而PN二極管與反熔絲層108構(gòu)成一個單次可程序化唯讀記憶胞。藉由反熔絲層108是否崩潰，已判斷在字元線與位元線之間是否連接有PN二極管，來達到除儲存數(shù)位資訊的目之。舉例來說，反熔絲層108崩潰，則字元線與位元線之間的感測電流Isens較大，則該記憶胞呈現(xiàn)邏輯“0”；相反的，反熔絲層108為崩潰，則字元線與位元線之間的感測電流Isens較小，則該記憶胞呈現(xiàn)邏輯“1”。
層間絕緣層112，設置于半導體基底100上，此層間絕緣層112具有溝渠118位于N型摻雜層106上方，且導電層114設置于溝渠118內(nèi)，反熔絲層108設置于層間絕緣層112與導電層114之間。在本實施例中，層間絕緣層112例如是由一層硼磷硅玻璃層112a與利用電漿增強化學氣相沈積法，并以四乙基鄰硅酸酯(tetra-ethyl-ortho-silicate)為反應氣體源形成的一層氧化硅層112b所構(gòu)成。層間絕緣層112也可以是單層結(jié)構(gòu)，其材質(zhì)也可以是其他用于半導體制程的絕緣材料。
蝕刻終止層110設置于反熔絲層108上，其材質(zhì)包括與反熔絲層108具有不同蝕刻選擇性者，例如是氮化硅等。在本實施例中，藉由于反熔絲層108上設置蝕刻終止層110，可以避免于層間絕緣層112中形成溝渠118時，使反熔絲層108受到損害，而影響晶片與晶片之間元件效能的差異。
在上述單次可程序化唯讀記憶體中，由于PN二極管是形成在半導體基底100中，由于PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。因此，利用此種PN接面的單次可程序唯讀記憶胞的特性也較為一致，且漏電量亦可降低，而可以增加元件效能。
而且，由于N型摻雜層106成塔狀，因此可以限制反熔絲層108的崩潰區(qū)域，以呈現(xiàn)出良好的邏輯狀態(tài)。而且，N型摻雜層106的表面隆起而形成有尖角116，而可以利用尖端放電的原理，使電荷集中在尖角116處，使反熔絲層108容易崩潰，而可以降低操作電壓。
此外，本發(fā)明的單次可程序化唯讀記憶體，由于結(jié)構(gòu)簡單，記憶胞尺寸為4F2，因此可以提高記憶體元件的集基度。而且，藉由改變反熔絲層108的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
另外，上述單次可程序化唯讀記憶體中，是以在P型基底中形成NPN結(jié)構(gòu)為例作說明，當然本發(fā)明的單次可程序化唯讀記憶體，也可以在N型基底中形成PNP結(jié)構(gòu)。
接著，請參閱圖1D所是本發(fā)明的單次可程序化唯讀記憶體的等效電路示意圖，說明單次可程序化唯讀記憶體的操作方法。
本發(fā)明的單次可程序化唯讀記憶體是以3×3個記憶胞為例作說明。如圖1D所示，三條平行的字元線WL1～WL3跨過三條平行的位元線BL1～BL3。而且，分別在字元線WL1～WL3與位元線BL1～BL3交錯處形成有記憶胞Q1～Q9。各個記憶胞分別是由一PN二極管與一電阻所構(gòu)成。
在下述說明中，是以程序化或讀取記憶胞Q5為例作說明。本發(fā)明的單次可程序化唯讀記憶體的一種程序化方法，在進行程序化時，在選定的字元線WL2施加小于0的偏壓，例如是小于-5伏特的偏壓，非選定的字元線WL1、WL3浮置；選定的位元線BL2施加大于0的偏壓，例如是大于5伏特的偏壓，非選定的位元線BL1、BL3浮置。于是選定記憶胞Q5產(chǎn)生崩潰，而定義成數(shù)位資訊“0”；非選定記憶胞Q1～Q4、Q6～Q9未產(chǎn)生崩潰，而定義成數(shù)位資訊“1”。
本發(fā)明的單次可程序化唯讀記憶體的再一種程序化方法，則是于選定的字元線WL2施加小于0的偏壓，例如是小于-5伏特的偏壓，非選定的字元線WL1、WL3接地；選定的位元線BL2施加大于0的偏壓，例如是大于5伏特的偏壓，非選定的位元線BL1、BL3施加小的負偏壓，例如是-2伏特的偏壓。于是選定記憶胞Q5產(chǎn)生崩潰，而定義成數(shù)位資訊”0”；非選定記憶胞Q1～Q4、Q6～Q9未產(chǎn)生崩潰，而定義成數(shù)位資訊“1”。
本發(fā)明的單次可程序化唯讀記憶體的又一種程序化方法，則是于選定的字元線WL2接地，非選定的字元線WL1、WL3浮置；選定的位元線BL2施加大于0的偏壓，例如是大于10伏特的偏壓，非選定的位元線BL1、BL3接地。于是選定記憶胞Q5產(chǎn)生崩潰，而定義成數(shù)位資訊“0”；非選定記憶胞Q1～Q4、Q6～Q9未產(chǎn)生崩潰，而定義成數(shù)位資訊“1”。
本發(fā)明的單次可程序化唯讀記憶體的讀取方法，則是于選定的字元線WL2接地，非選定的字元線WL1、WL3浮置；選定的位元線BL2施加，例如是3.3伏特的偏壓，非選定的位元線BL1、BL3接地。藉由讀取出的感測電流Isens以判斷記憶胞為“0”還是“1”。若記憶胞為“0”狀態(tài)，則記憶胞崩潰，感測電流Isens較大；若記憶胞為“1”狀態(tài)，則記憶胞未崩潰，感測電流Isens較小。
接著，說明本發(fā)明的單次可程序化唯讀記憶體的制造方法。圖2A至圖9A、圖2B至圖9B為分別是圖1A中A-A’線的制程剖面圖及B-B’線的制程剖面圖。
請參閱圖2A及圖2B，提供一半導體基底100，例如是P型半導體基底。然后在此半導體基底100中，形成一N型摻雜區(qū)102。此N型摻雜區(qū)102的形成方法例如是離子植入法，植入的摻質(zhì)包括砷、磷或氮，植入劑量例如是5×1017/cm3，植入深度例如是2500埃。
然后，在N型摻雜區(qū)102上形成P型摻雜區(qū)103。而且，P型摻雜區(qū)103中例如是由P+摻雜區(qū)104a與P摻雜區(qū)104b所構(gòu)成。P+摻雜區(qū)104a的摻質(zhì)濃度較P摻雜區(qū)104b大，且P+摻雜區(qū)104a的摻質(zhì)植入深度亦較P摻雜區(qū)104b深。P摻雜區(qū)104b是作為二極管的P型區(qū)，P+摻雜區(qū)104a是作為位元線。此P+摻雜區(qū)104a與P摻雜區(qū)104b的形成方法例如是離子植入法，植入的摻質(zhì)包括硼或二氟化硼，植入劑量例如分別是7×1019/cm3及5×1018/cm3。
接著，在P型摻雜區(qū)103上形成N型摻雜區(qū)105。此N型摻雜區(qū)105的形成方法例如是離子植入法，植入的摻質(zhì)包括砷、磷或氮，植入劑量例如是5×1018/cm3，植入深度例如是500埃。
之后，進行一回火制程，使植入的摻質(zhì)趨入半導體基底100中，以活化N型摻雜區(qū)105、P型摻雜區(qū)103(P摻雜區(qū)104b與P+摻雜區(qū)104a)與N型摻雜區(qū)102。此回火制程的溫度例如是1000℃。
請參閱圖3A及圖3B，在半導體基底100上形成一層圖案化的光阻層107，此圖案化的光阻層107例如是呈條狀布局，往Y方向(如圖1A所示)延伸。接著，以此圖案化光阻層107為罩幕，進行蝕刻制程，移除部分半導體基底100直到至少暴露出N型摻雜區(qū)102的表面，并形成溝渠109。在蝕刻制程后，P型摻雜區(qū)103被溝渠109分隔成條狀而形成P型摻雜層104。在本實施例中，蝕刻深度例如是2000埃左右，而在半導體基底100中形成由厚度500埃的N型摻雜區(qū)102、厚度500埃的P摻雜區(qū)104b、厚度500埃的P+摻雜區(qū)104a及厚度500埃的N型摻雜區(qū)105構(gòu)成的堆疊結(jié)構(gòu)。在此蝕刻制程中所使用的蝕刻氣體例如是含氯、氯化氫或溴的蝕刻氣體。
請參閱圖4A及圖4B，移除圖案化光阻層107后，進行另一蝕刻制程，移除部分N型摻雜區(qū)105，而使N型摻雜區(qū)105的表面具有一尖角116。在此蝕刻制程中所使用的蝕刻氣體例如是含氯、氯化氫或溴的蝕刻氣體。藉由控制蝕刻氣體的流量、比例或壓力而可以使N型摻雜區(qū)105具有尖角116。
請參閱圖5A及圖5B，在半導體基底100上形成另一層圖案化的光阻層111，此圖案化的光阻層111例如是呈條狀布局，往X方向(如圖1A所示)延伸。接著，以此圖案化光阻層111為罩幕，進行蝕刻制程，移除部分半導體基底100直到至少暴露出P型摻雜層104的表面，并形成溝渠113。在蝕刻制程后，N型摻雜區(qū)105被溝渠109及溝渠111分隔成彼此隔離的塊狀N型摻雜層106。在本實施例中，蝕刻深度例如是750埃左右。在此蝕刻制程中所使用的蝕刻氣體例如是含氯、氯化氫或溴的蝕刻氣體。
請參閱圖6A及圖6B，移除圖案化光阻層111后，在半導體基底100上依序形成一層反熔絲層108、一層蝕刻終止層110及層間絕緣層112。反熔絲層108的形成方法例如是化學氣相沈積法。此反熔絲層108的材質(zhì)例如是氧化硅，其厚度例如是100埃。當然，反熔絲層108的材質(zhì)也可以是高介電常數(shù)(介電常數(shù)大于4)材料，包括氮化硅、氮氧化硅、氧化鋁或氧化鉿。蝕刻終止層110的形成方法例如是化學氣相沈積法。此蝕刻終止層110的材質(zhì)包括與反熔絲層108的材質(zhì)具有不同蝕刻選擇性者。蝕刻終止層110的材質(zhì)例如是氮化硅，其厚度例如是100埃。層間絕緣層112例如是由一層硼磷硅玻璃層112a與一層氧化硅層112b所構(gòu)成。其中硼磷硅玻璃層112a的厚度例如是2000埃；氧化硅層112b的厚度例如是2000埃。層間絕緣層112的形成方法例如是先以化學氣相沈積法形成厚度例如是4000埃的一層硼磷硅玻璃材料層后，進行一平坦化制程，移除2000埃的硼磷硅玻璃材料層，而形成為厚度2000埃、且具有平坦表面的硼磷硅玻璃層112a，然后再利用電漿增強化學氣相沈積法，并以四乙基鄰硅酸酯(tetra-ethyl-ortho-silicate)為反應氣體源，在硼磷硅玻璃層112a上形成厚度200埃的氧化硅層112b。移除平坦化硼磷硅玻璃材料層的方法例如是化學機械研磨法。當然，層間絕緣層112也可以是單層結(jié)構(gòu)，其材質(zhì)也可以是其他用于半導體基底制程的絕緣材料。
請參閱圖7A及圖7B，在層間絕緣層112上形成一層圖案化光阻層115，此圖案化的光阻層115例如是呈條狀布局，往X方向(如圖1A所示)延伸。接著，以此圖案化光阻層115為罩幕，進行蝕刻制程，移除部分層間絕緣層112以形成溝渠118。其中，溝渠118位于N型摻雜層106上方。在此蝕刻制程中，由于蝕刻終止層110與層間絕緣層112具有不同的蝕刻選擇性，因此蝕刻會停止在蝕刻終止層110。
請參閱圖8A及圖8B，以圖案化光阻層115為罩幕，移除溝渠118所暴露的部分蝕刻終止層110，直到暴露出反熔絲層108。移除部分蝕刻終止層110的方法例如是濕式蝕刻法，當蝕刻終止層110的材質(zhì)為氮化硅時，是以熱磷酸作為蝕刻液。由于蝕刻終止層110與反熔絲層108具有不同的蝕刻選擇性，因此反熔絲層108的厚度不會因蝕刻而變化太大，于是反熔絲層108的厚度可以得到良好的控制。在移除部分蝕刻終止層110時，亦有少量的層間絕緣層112被移除，而使溝渠118變大。而且，在此蝕刻制程中，移除蝕刻終止層110使反熔絲層108的頂角周圍完全暴露出來，以便于利用反熔絲層108的厚度來控制崩潰電壓。之后移除圖案化光阻層115。
請參閱圖9A及圖9B，在溝渠118中形成導電層114。此導電層的材質(zhì)包括摻雜半導體、摻雜多晶硅、金屬材料(例如銅、鎢)。導電層114的形成方法例如是先于半導體基底100上形成填滿溝渠118的一層導體材料層(未是)，接著移除溝渠118以的導體材料層而形成之。移除溝渠118以外的導體材料層的方法例如是回蝕刻法或化學機械研磨法。之后，在半導體基底100上形成一層保護層120。此保護層120的材質(zhì)例如是氮化硅或氧化硅，其形成方法例如是化學氣相沈積法。后續(xù)制程為習知技術(shù)者所周知，在此不再贅述。
在本發(fā)明的單次可程序化唯讀記憶體的制造方法中，在半導體基底100中形成圖案化的NPN結(jié)構(gòu)，然后使用兩道微影蝕刻制程以定義出位元線與硅塔狀物，而形成隔離的PN二極管與位元線。由于PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅、半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。而且，由于記憶胞結(jié)構(gòu)簡單，所需要的光罩數(shù)目較少，因此記憶體的成本可以降低。
而且，由于N型摻雜層106成塔狀，因此可以限制反熔絲層108的崩潰區(qū)域，以呈現(xiàn)出良好的邏輯狀態(tài)。此外，利用蝕刻制程，使N型摻雜層106的表面形成有尖角116，而可以利用尖端放電的原理，使電荷集中在尖角116處，使反熔絲層108容易崩潰，而可以降低操作電壓。
此外，本發(fā)明的單次可程序化唯讀記憶體的制造方法中，由于此用自行對準的概念，而于字元線與位元線之間形成記憶胞結(jié)構(gòu)，所需要的光罩數(shù)少，而且采用自行對準概念制作出來的記憶胞尺寸較小，可以提高記憶體元件的集積度。
此外，藉由改變反熔絲層108的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。而且，在分隔出PN二極管結(jié)構(gòu)后，才形成反熔絲層108，因此反熔絲層108的材質(zhì)較容易改變。此外，在反熔絲層108上形成有蝕刻終止層110，此蝕刻終止層110與反熔絲層108具有不同的蝕刻選擇性，因此可以保持反熔絲層108的厚度。
另外，記憶胞的崩潰電壓可由反熔絲層108的厚度決定，而反熔絲層108的厚度是由沈積制程決定的，并不是由蝕刻制程及化學機械研磨制程來決定，亦即制程裕度(Process window)不會受到蝕刻制程及化學機械研磨制程影響，因此具有較大的制程裕度。
第二實施例圖10A是本發(fā)明第二實施例的單次可程序化唯讀記憶體的立體結(jié)構(gòu)示意圖。圖10B及圖10C為分別是圖10A中A-A’線的剖面圖及B-B’線的剖面圖。在圖10A至圖10C中，構(gòu)件與圖1A至圖1C相同者，給予相同的標號，并省略其說明。在此只針對本實施例與第一實施例的不同點。
請參閱圖10A至圖10C，本實施例并未直接依序于半導體基底100上設置反熔絲層108與蝕刻終止層110(如圖1A至圖1C所示)，而是直接于半導體基底100上設置層間絕緣層112。此絕緣層112具有溝渠118直接暴露出N型摻雜層106。反熔絲層118a設置于溝渠118內(nèi)，且覆蓋溝渠118側(cè)壁與底部。導電層114設置于反熔絲層108a上并填滿溝渠118。
在上述單次可程序化唯讀記憶體中，由于PN二極管是形成在半導體基底100中，由于PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。
而且，由于N型摻雜層106成塔狀，因此可以限制反熔絲層108a的崩潰區(qū)域，以呈現(xiàn)出良好的邏輯狀態(tài)。而且，N型摻雜層106的表面隆起而形成有尖角116，而可以利用尖端放電的原理，使電荷集中在尖角116處，使反熔絲層108a容易崩潰，而可以降低操作電壓。
此外，本實施例與第一實施例相比，由于結(jié)構(gòu)更簡單，因此制程更容易而可以降低成本。而且，藉由改變反熔絲層108a的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
另外，上述單次可程序化唯讀記憶體中，是以在P型半導體基底中形成NPN結(jié)構(gòu)為例作說明，當然本發(fā)明的單次可程序化唯讀記憶體，也可以在N型半導體基底中形成PNP結(jié)構(gòu)。
接著，說明第二實施例的單次可程序化唯讀記憶體的制造方法。圖11A至圖12A、圖11B至圖12B為分別是圖10A中A-A’線的制程剖面圖及B-B’線的制程剖面圖。
圖11A及圖11B是接續(xù)于第一實施例的圖5A及圖5B之后的制程。圖11A及圖11B的前的制程與第一實施例的圖2A及圖2B至圖5A及圖5B的制程相同，在此不再贅述。
請參閱圖11A及圖11B，移除圖案化光阻層111后，在半導體基底100上一層層間絕緣層112。層間絕緣層112可以是如第一實施例的雙層結(jié)構(gòu)也可以是單層結(jié)構(gòu)或多層結(jié)構(gòu)，其材質(zhì)可以是任何用于半導體制程的絕緣材料。然后，在層間絕緣層112中形成暴露N型摻雜層106的溝渠118，此溝渠118例如是呈條狀布局，在X方向(如圖10A所示)上延伸。在此蝕刻制程中，N型摻雜層106表面的尖角會因蝕刻制程而稍微鈍化。
請參閱圖12A及圖12B，在溝渠118內(nèi)(溝渠118底部及側(cè)壁)形成反熔絲層108a后，在半導體基底100上形成填滿溝渠118的導電層114。反熔絲層108a及導電層114的形成方法例如是先以化學氣相沈積法于半導體基底100上形成未填滿溝渠118的一層介電材料層后，在半導體基底100上形成填滿溝渠118的導體材料層，接著利用化學機械研磨法移除溝渠118以外的介電材料層與導體材料層而形成之。后續(xù)制程為習知技術(shù)者所周知，在此不再贅述。
在本發(fā)明的單次可程序化唯讀記憶體的制造方法中，由于定義出字元線圖案(溝渠118)后，才形成反熔絲層108a，因此反熔絲層108a的材質(zhì)較容易改變，且厚度并不會受到蝕刻制程影響。而且，藉由改變反熔絲層108a的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
此外，記憶胞的崩潰電壓可由反熔絲層108a的厚度決定，而反熔絲層108a的厚度是由沈積制程決定的，并不是由蝕刻制程及化學機械研磨制程來決定，亦即制程裕度(Process window)不會受到蝕刻制程及化學機械研磨制程影響，因此具有較大的制程裕度。
另外，本實施例與第一實施例相比，由于不需要形成蝕刻終止層，因此制程更簡便而可以降低成本。
第三實施例圖13A是本發(fā)明第三實施例的單次可程序化唯讀記憶體的立體結(jié)構(gòu)示意圖。圖13B及圖13C為分別是圖13A中A-A’線的剖面圖及B-B’線的剖面圖。在圖13A至圖13C中，構(gòu)件與圖1A至圖1C相同者，給予相同的標號，并省略其說明。在此只針對本實施例與第一實施例、第二實施例的不同點。
請參閱圖13A至圖13C，在本實施例中，N型摻雜層106a并未形成有尖角，而具有平坦的表面。
在上述單次可程序化唯讀記憶體中，由于PN二極管是形成在半導體基底100中，其材質(zhì)為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，，因此所形成的PN接面的性質(zhì)較為一致，且在逆向偏壓下的漏電亦可減少。因此，利用此種PN接面的單次可程序唯讀記憶胞的特性也較為一致，且漏電量亦可降低，而可以增加元件效能。
而且，本實施例與第一實施例、第二實施例相比，由于結(jié)構(gòu)更簡單，因此制程更容易而可以降低成本。而且，藉由改變反熔絲層108a的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
另外，上述單次可程序化唯讀記憶體中，是以在P型半導體基底中形成NPN結(jié)構(gòu)為例作說明，當然本發(fā)明的單次可程序化唯讀記憶體，也可以在N型半導體基底中形成PNP結(jié)構(gòu)。
接著，說明第三實施例的單次可程序化唯讀記憶體的制造方法。圖14A至圖16A、圖14B至圖16B為分別是圖13A中A-A’線的制程剖面圖及B-B’線的制程剖面圖。
圖14A及圖14B是接續(xù)于第一實施例的圖3A及圖3B之后的制程。圖14A及圖14B的前的制程與第一實施例的圖2A及圖2B至圖3A及圖3B的制程相同，在此不再贅述。
請參閱圖14A及圖14B，移除圖案化光阻層107后，在半導體基底100上形成另一層圖案化的光阻層111，此圖案化的光阻層111例如是呈條狀布局，在X方向(如圖13A所示)上延伸。接著，以此圖案化光阻層111為罩幕，進行蝕刻制程，移除部分半導體基底100直到至少暴露出P型摻雜層104的表面，并形成溝渠113。在蝕刻制程后，N型摻雜區(qū)105被溝渠109及溝渠111分隔成彼此隔離的塊狀N型摻雜層106a。此N型摻雜層106a具有平坦的表面。
請參閱圖15A及圖15B，移除圖案化光阻層111后，在半導體基底100上一層層間絕緣層112。層間絕緣層112可以是如第一實施例的雙層結(jié)構(gòu)也可以是單層結(jié)構(gòu)或多層結(jié)構(gòu)，其材質(zhì)可以是任何用于半導體基底制程的絕緣材料。然后，在層間絕緣層112中形成暴露N型摻雜層106a的溝渠118，此溝渠118例如是呈條狀布局，在X方向(如圖13A所示)延伸。
請參閱圖16A及圖16B，在溝渠118內(nèi)(溝渠118底部及側(cè)壁)形成反熔絲層108a后，在半導體基底100上形成填滿溝渠118的導電層114。反熔絲層108a及導電層114的形成方法例如是先以化學氣相沈積法于半導體基底100上形成未填滿溝渠118的一層介電材料層后，在半導體基底100上形成填滿溝渠118的導體材料層，接著利用化學機械研磨法移除溝渠118以外的介電材料層與導體材料層而形成之。后續(xù)制程為習知技術(shù)者所周知，在此不再贅述。
在本發(fā)明的單次可程序化唯讀記憶體的制造方法中，在半導體基底100中形成圖案化的NPN結(jié)構(gòu)，然后使用兩道微影蝕刻制程以定義出位元線與硅塔狀物，而形成隔離的PN二極管與位元線。由于PN(或NP)二極管是形成在同一層的半導體基底中，其材質(zhì)可為成長的單晶硅半導體基底、多晶硅結(jié)晶的具結(jié)晶硅半導體基底、SOI半導體基底，因此所形成的PN(或NP)接面的性質(zhì)較美國專利US 6,185,122號案一致，且在逆向偏壓下的漏電比起多晶硅二極管在數(shù)量級上低得多。而且，由于記憶胞結(jié)構(gòu)簡單，所需要的光罩數(shù)目較少，因此記憶體的成本可以降低。
而且，本發(fā)明的單次可程序化唯讀記憶體的制造方法中，由于此用自行對準的概念，而于字元線與位元線之間形成記憶胞結(jié)構(gòu)，所需要的光罩數(shù)少，而且采用自行對準概念制作出來的記憶胞尺寸較小，可以提高記憶體元件的集積度。
此外，定義出字元線圖案(溝渠118)后，才形成反熔絲層108a，因此反熔絲層108a的材質(zhì)較容易改變，且厚度并不會受到蝕刻制程影響。而且，藉由改變反熔絲層108a的材質(zhì)，可以控制記憶體的崩潰電壓及元件效能。
另外，記憶胞的崩潰電壓可由反熔絲層108的厚度決定，而反熔絲層108的厚度是由沈積制程決定的，并不是由蝕刻制程及化學機械研磨制程來決定，亦即制程裕度(Process window)不會受到蝕刻制程及化學機械研磨制程影響，因此具有較大的制程裕度。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的中請專利范圍所界定者為準。
權(quán)利要求
1.一種單次可程序化唯讀記憶體，其特征在于其包括一第一導電型半導體基底；一第二導電型摻雜區(qū)，設置于該第一導電型半導體基底中；一第一導電型第一摻雜層，設置于該第一導電型半導體基底中，且位于該第二導電型摻雜區(qū)上；一第一導電型第二摻雜層，設置于該第二導電型摻雜區(qū)與該第一導電型第一摻雜層之間，且該第一導電型第二摻雜層成條狀，是作為位元線；一導電層，設置于該第一導電型半導體基底上，該第一導電層成條狀且與該第一導電型第一摻雜層交錯；一第二導電型第一摻雜層設置于該第一導電型半導體基底中，且位于該導電層與該第一導電型第一摻雜層之間；以及一反熔絲層，設置于該導電層與該第二導電型第一摻雜層之間。
2.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的第一導電型為P型；且該第二導電型為N型。
3.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的第一導電型為N型；且該第二導電型為P型。
4.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的第二導電型第一摻雜層頂部具有一尖角。
5.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的反熔絲層的材質(zhì)包括氧化硅。
6.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的反熔絲層的材質(zhì)包括介電常數(shù)大于4的高介電常數(shù)材料。
7.根據(jù)權(quán)利要求6所述的單次可程序化唯讀記憶體，其特征在于其中所述的反熔絲層的材質(zhì)包括氮化硅、氮氧化硅、氧化鋁與氧化鉿其中的一。
8.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的導電層的材質(zhì)包括導電摻雜半導體、摻雜多晶硅與金屬材料的其中的一。
9.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其中所述的第一導電型第二摻雜層的摻質(zhì)濃度大于該第一導電型第一摻雜層的摻質(zhì)濃度。
10.根據(jù)權(quán)利要求1所述的單次可程序化唯讀記憶體，其特征在于其更包括一層間絕緣層，設置于該半導體基底上，該層間絕緣層具有位于該第二導電型第一摻雜層上方的一溝渠，且該導電層設置于該溝渠內(nèi)，該反熔絲層設置于該層間絕緣層與該導電層之間。
11.一種單次可程序化唯讀記憶體的制造方法，其特征在于其包括提供一第一導電型半導體基底，在該第一導電型半導體基底中由表面往下依序形成有一第二導電型第一摻雜層、一第一導電型第一摻雜層、一第一導電型第二摻雜層與一第二導電型摻雜區(qū)；圖案化該第一導電型半導體基底，以形成呈條狀的該第一導電型第二摻雜層、呈塊狀的該第一導電型第一摻雜層與呈塊狀的該第二導電型第一摻雜層；進行一蝕刻制程，使呈塊狀的該第二導電型第一摻雜層頂部具有一尖角；在該第一導電型基底上形成一反熔絲層；在該反熔絲層上形成一蝕刻終止層；在該蝕刻終止層上形成一層間絕緣層；圖案化該層間絕緣層以形成暴露該蝕刻終止層的一溝渠，且該溝渠與呈條狀的該第二導電型第一摻雜層交錯；移除該溝渠所暴露的該蝕刻終止層；以及在該溝渠中形成一導電層。
12.根據(jù)權(quán)利要求11所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的圖案化該第一導電型半導體基底，以形成呈條狀的該第一導電型第二摻雜層、呈塊狀的該第一導電型第一摻雜層與呈塊狀的該第二導電型第一摻雜層的步驟包括進行一第一圖案化制程，移除部分該第二導電型第一摻雜層、該第一導電型第一摻雜層及該第一導電型第二摻雜層，以暴露出該第二導電型摻雜區(qū)，而形成呈條狀的該第二導電型第一摻雜層、呈條狀的該第一導電型第一摻雜層及呈條狀的該第一導電型第二摻雜層；以及進行一第二圖案化制程，移除部分該第二導電型第一摻雜層及該第一導電型第一摻雜層，以形成呈塊狀的該第二導電型第一摻雜層及呈塊狀的該第一導電型第一摻雜層。
13.根據(jù)權(quán)利要求11所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的第一導電型為P型；且該第二導電型為N型。
14.根據(jù)權(quán)利要求11所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的第一導電型為N型；且該第二導電型為P型。
15.根據(jù)權(quán)利要求11所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的反熔絲層的材質(zhì)包括氧化硅。
16.根據(jù)權(quán)利要求11所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的反熔絲層的材質(zhì)包括介電常數(shù)大于4的高介電常數(shù)材料。
17.根據(jù)權(quán)利要求16所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的反熔絲層的材質(zhì)包括氮化硅、氮氧化硅、氧化鋁與氧化鉿其中的一。
18.根據(jù)權(quán)利要求16所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的第一導電型第二摻雜層的摻質(zhì)濃度大于該第一導電型第二摻雜層的摻質(zhì)濃度。
19.一種單次可程序化唯讀記憶體的制造方法，，其特征在于其包括提供一第一導電型半導體基底，在該第一導電型半導體基底中由表面往下依序形成有一第二導電型第一摻雜層、一第一導電型第一摻雜層、一第一導電型第二摻雜層與一第二導電型摻雜區(qū)；圖案化該第一導電型半導體基底，以形成呈條狀的該第一導電型第二摻雜層、呈塊狀的該第一導電型第一摻雜層與呈塊狀的該第二導電型第一摻雜層；在該第一導電型基底上形成一層間絕緣層；圖案化該層間絕緣層以形成暴露該第二導電型第一摻雜層的一溝渠，且該溝渠與呈條狀的該第二導電型第一摻雜層交錯；在該溝渠底部與側(cè)壁形成一反熔絲層；以及在該溝渠中形成一導電層。
20.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的圖案化該第一導電型基底，以形成呈條狀的該第一導電型第二摻雜層、呈塊狀的該第一導電型第一摻雜層與呈塊狀的該第二導電型第一摻雜層的步驟包括進行一第一圖案化制程，移除部分該第二導電型第一摻雜層、該第一導電型第一摻雜層與該第一導電型第二摻雜層，以暴露出該第二導電型摻雜區(qū)，而形成呈條狀的該第二導電型第一摻雜層、呈條狀的該第一導電型第一摻雜層與呈條狀的該第一導電型第二摻雜層；以及進行一第二圖案化制程，移除部分該第二導電型第一摻雜層與該第一導電型第一摻雜層，以形成呈塊狀的該第二導電型第二摻雜層與呈塊狀的該第一導電型第一摻雜層。
21.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，特征在于其中所述的圖案化該第一導電型半導體基底的步驟后與于該第一導電型基底上形成該層間絕緣層的前，更包括進行一蝕刻制程，使呈塊狀的該第二導電型第一摻雜層頂部具有一尖角。
22.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的第一導電型為P型；且該第二導電型為N型。
23.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的第一導電型為N型；且該第二導電型為P型。
24.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的反熔絲層的材質(zhì)包括氧化硅。
25.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的反熔絲層的材質(zhì)包括介電常數(shù)大于4的高介電常數(shù)材料。
26.根據(jù)權(quán)利要求25述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的反熔絲層的材質(zhì)包括氮化硅、氮氧化硅、氧化鋁與氧化鉿其中的一。
27.根據(jù)權(quán)利要求19所述的單次可程序化唯讀記憶體的制造方法，其特征在于其中所述的第一導電型第二摻雜層的摻質(zhì)濃度大于該第一導電型第一摻雜層的摻質(zhì)濃度。
全文摘要
本發(fā)明是有關(guān)于一種單次可程序化唯讀記憶體及其制造方法。該種單次可程序化唯讀記憶體，至少包括P型半導體基底、N型摻雜區(qū)、P型第一摻雜層、P型第二摻雜層、導電層、N型第一摻雜層與反熔絲層。其中，N型摻雜區(qū)設置于P型半導體基底中。P型第一摻雜層設置于P型半導體基底中，且位于N型摻雜區(qū)上。P型第二摻雜層為高摻雜濃度，其設置于N型摻雜區(qū)與該P型第一摻雜層之間，且P型第二摻雜層成條狀，是作為位元線。導電層設置于P型半導體基底上，此導電層成條狀且與P型第一摻雜層垂直交錯。N型第一摻雜層設置于P型半導體基底中，且位于導電層與P型第一摻雜層之間，作為選擇性的二極管元件。反熔絲層設置于導電層與N型第一摻雜層之間，利用電壓崩潰與未崩潰的反熔絲層作為判別0與1的狀態(tài)。
文檔編號G11C16/00GK1841752SQ20051005936
公開日2006年10月4日 申請日期2005年3月29日 優(yōu)先權(quán)日2005年3月29日
發(fā)明者何家驊, 施彥豪, 龍翔瀾, 洪士平, 李士勤 申請人:旺宏電子股份有限公司