專利名稱:半導體存儲裝置及其測試方法和測試電路的制作方法
技術(shù)領域:
本發(fā)明涉及一種半導體存儲裝置及其測試方法和內(nèi)設于該半導體存儲裝置的測試電路。
圖1是表示具有這種測試電路的半導體存儲裝置,具體而言,表示虛擬SRAM(虛擬靜態(tài)隨機存取存儲器)的構(gòu)成例的方框圖。該現(xiàn)有的半導體存儲裝置的構(gòu)成,例如由特開平1-125796號公開,該半導體存儲裝置具有以下構(gòu)成。
存儲器陣列1具有存儲數(shù)據(jù)的多個存儲單元。讀出放大器2連接于存儲器陣列1,放大來自存儲器陣列1的數(shù)據(jù)。列I/O電路3連接于存儲器陣列1中的存儲單元的比特線,選擇性地激活該比特線。列解碼器4在得到外部地址A8~A15的輸入的同時,與列I/O電路3相連接,將這些外部地址輸入到列I/O電路3,從而列I/O電路3根據(jù)這些外部地址選擇性地激活比特線。并且,設有數(shù)據(jù)寫入或讀出用的主放大器/寫入緩沖器5。
而且,多路復用器8與更新控制電路12的輸出端相連接,同時與地址計數(shù)器9的輸出端相連接,根據(jù)來自更新控制電路12的輸出信號,選擇外部輸入的外部地址A0~A7或者從地址計數(shù)器9輸出的更新地址中的任意一個進行輸出。多路復用器8的輸出端與行解碼器7相連接,將所選擇的外部地址A0~A7或者更新地址中的任意一個輸入到行解碼器7。行解碼器7與字驅(qū)動器6相連接,外部地址A0~A7或者更新地址中的任意一個被輸入到字驅(qū)動器6,字驅(qū)動器6與存儲器陣列1中的存儲單元的字線相連接,根據(jù)外部地址A0~A7或者更新地址,選擇性地激活該字線。
測試模式判斷電路10得到/CE信號(“/”表示負邏輯信號)及/RFSH信號的輸入,判斷是否為測試模式,把該判斷結(jié)果作為測試信號輸出。輸出控制電路14與該測試模式判斷電路10的輸出端相連接,根據(jù)從該測試模式判斷電路10輸出的測試信號進行控制,輸出I/O輸出切換信號。并且,輸出控制電路14與定時電路11及I/O輸出切換電路15相連接,在測試時,控制I/O輸出切換電路15,把從定時電路11輸出的分頻信號通過I/O輸出切換電路15從I/O7端子輸出。
更新控制電路12得到/CE信號及/RFSH信號的輸入,在這些信號滿足一定條件時,進行存儲單元的更新動作。上述定時電路11每隔一定時間就輸出更新要求信號,同時與更新控制電路12相連接,將更新要求信號輸入到更新控制電路12。定時產(chǎn)生電路13與該更新控制電路12相連接,得到從更新控制電路12輸出的更新控制信號的輸入,同時得到/RE信號、/OE信號、及CS信號的外部輸入,輸出內(nèi)部同步信號,控制電路整體的動作。
在這種構(gòu)成中,/CE信號在從高電平(H)變化成低電平(L)時,若/RFSH信號為低電平(L),由測試模式判斷電路10判定為測試模式。這時,測試模式判斷電路10通過輸出控制電路14輸出信號,使定時電路11振蕩。由此,更新控制電路12在使地址計數(shù)器9動作的同時,控制多路復用器8,使該地址計數(shù)器9的更新地址(n地址)作為存儲單元的行地址從多路復用器8輸出。另外,作為列地址,外部地址A8~A15被輸入到列解碼器4。
如此,選擇行地址為n地址、列地址為由A8~A15所指定的規(guī)定地址的存儲單元,進行該單元的數(shù)據(jù)內(nèi)容的讀出。從而,預先在這些地址的單元中寫入特定的數(shù)據(jù),在測試模式時直接讀出單元的內(nèi)容,由此可以正確判斷是否寫入和讀出正確的數(shù)據(jù)。即,可以正確判斷定時電路11及地址計數(shù)器9是否正常工作。
另外,在設定為測試模式時,定時電路11進行振蕩,而該定時電路11的分頻輸出通過輸出切換電路15從I/O7端子輸出。從而,通過檢查該分頻輸出,可以正確判斷定時電路11是否正常工作。
上述虛擬SRAM是具有與DRAM(動態(tài)隨機存取存儲器)相同的存儲單元構(gòu)造,具有與SRAM相同的使用條件的半導體存儲裝置,在內(nèi)部每經(jīng)過一定時間需要進行存儲單元的自更新。
但是,進行這種自更新的存儲單元的地址即更新地址是在電路內(nèi)部生成。因此,與從外部供給的讀出/寫入地址完全沒有關(guān)系。
因此,作為最苛刻條件,例如,會發(fā)生比特線共同,連續(xù)激活相鄰的2根字線相的情況。在這種情況下,有時會因為預充電不足、或者磁場絕緣膜下的微量漏電流的影響,使存儲動作產(chǎn)生錯誤動作。
上述半導體存儲裝置進行的測試,只是單純地在進行定時電路11的動作檢查的同時,順序改變地址計數(shù)器9的計數(shù)值,并讀出存儲單元的數(shù)據(jù),具有這樣的缺點,即在可能產(chǎn)生上述錯誤動作的最苛刻條件下不能有意識地進行動作檢查即測試。即存在這樣的缺點,上述半導體存儲裝置并不限于最苛刻條件,而是在任意條件下都不能可靠進行動作檢查即測試。
本發(fā)明的目的還在于,提供一種測試電路,內(nèi)設于半導體存儲裝置,能夠在任意條件下進行動作檢查。
本發(fā)明的目的還在于,提供一種測試方法,能夠在任意條件下進行半導體存儲裝置的動作檢查。
為解決上述問題,本發(fā)明提供一種半導體存儲裝置的測試方法,該半導體存儲裝置具有需要更新的多個存儲單元,其特征在于,使根據(jù)外部輸入的第1地址進行前述存儲單元的讀出或者寫入的讀出/寫入處理,與根據(jù)外部輸入的第2地址進行前述存儲單元的更新的更新處理的組合,在測試動作中至少進行1次。
作為選擇事項,前述2種處理的組合可以在前述更新處理之后,進行前述讀出/寫入處理。
另外,作為選擇事項,前述2種處理的組合可以在前述讀出/寫入處理之后,進行前述更新處理。
作為選擇事項,前述2種處理的組合可以在1個周期內(nèi)進行。
作為選擇事項,可以在前述讀出/寫入處理之后,進行前述更新處理,之后再進行前述讀出/寫入處理,該過程是在1個周期內(nèi)進行的。
作為選擇事項,前述2種處理可以使列地址共同,行地址相互接近。
作為選擇事項,前述2種處理可以使列地址共同,行地址相互鄰接。
作為選擇事項,還可以包含下述處理,即響應前述半導體存儲裝置從正常動作模式到測試模式的切換,使根據(jù)在前述半導體存儲裝置的內(nèi)部作成的第3地址的前述存儲單元的更新停止。
作為選擇事項,根據(jù)外部輸入的模式切換信號,前述半導體存儲裝置可以從正常動作模式切換至測試模式。
作為選擇事項,可以根據(jù)外部輸入的模式切換信號,在從正常動作模式切換至測試模式時,選擇前述第3地址及測試地址中的測試地址,使根據(jù)第3地址的前述存儲單元的更新停止。
作為選擇事項,前述測試動作可以將列地址固定,將行地址順序變更,由此將多個行地址的組作為更新動作的對象。
作為選擇事項,前述測試動作可以將列地址固定,將行地址順序變更,由此將所有行地址的組作為其對象。
作為選擇事項,前述測試動作可以將列地址固定,將行地址順序變更,由此將存儲單元陣列分割成的各多個塊中的所有行地址的組合作為其對象。
作為選擇事項,可以在每次變更行地址時,從外部輸入前述第1地址及前述第2地址雙方。
作為選擇事項,前述第1地址是在每次變更行地址時從外力輸入的,而前述第2地址可以在從外部僅輸入最初地址后,每次依據(jù)預先確定的一定規(guī)則變更行地址時,在內(nèi)部自動變更。
作為選擇事項,可以是前述第2地址在每次變更行地址時進行預先確定的增量。
作為選擇事項,可以針對成為測試對象的存儲單元,進行預先保持試驗,在寫入規(guī)定的測試碼模式后,進行前述2種處理。
另外,本發(fā)明提供一種半導體存儲裝置,具有需要更新的多個存儲單元;供給第1地址的電路單元;根據(jù)地址進行前述存儲單元的更新的存取地址控制電路,其特征在于,還具有保持外部輸入的第2地址的電路;以及更新地址切換電路,與供給前述第1地址的電路單元和保持前述第2地址的電路電耦合,在正常動作模式下將前述第1地址供給前述存取地址控制電路,在測試模式下將前述第2地址供給前述存取地址控制電路。
作為選擇事項,前述更新地址切換電路也可以由選擇電路構(gòu)成,與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合,在正常動作模式下選擇前述第1地址,在測試模式下選擇前述第2地址。
另外,作為選擇事項,前述選擇電路也可以由與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合的多路復用器構(gòu)成。
作為選擇事項,也可以還具有控制電路,該控制電路與前述更新地址切換電路電耦合,將切換正常動作模式與測試模式的控制信號供給前述更新地址切換電路。
作為選擇事項,前述控制電路也可以由響應規(guī)定的外部信號而切換正常動作模式與測試模式的測試入口電路構(gòu)成。
作為選擇事項,前述保持第2地址的電路也可以由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲裝置構(gòu)成。
作為選擇事項,也可以還具有地址翻轉(zhuǎn)電路,該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合,將從前述數(shù)據(jù)存儲裝置輸出的第2地址翻轉(zhuǎn),供給前述更新地址切換電路。
作為選擇事項,前述供給第1地址的電路單元也可以由與前述更新地址切換電路相連接的更新地址產(chǎn)生電路構(gòu)成。
另外,本發(fā)明提供一種測試電路,用于進行半導體存儲裝置的測試,該半導體存儲裝置具有需要更新的多個存儲單元;和根據(jù)內(nèi)部信號供給第1地址的電路單元,其特征在于,前述測試電路具有保持外部輸入的第2地址的電路;以及更新地址切換電路,與供給前述第1地址的電路單元和保持前述第2地址的電路電耦合,在正常動作模式下將前述第1地址供給前述存取地址控制電路,在測試模式下將前述第2地址供給前述存取地址控制電路。
作為選擇事項,前述更新地址切換電路也可以由選擇電路構(gòu)成,與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合,在正常動作模式下選擇前述第1地址,在測試模式下選擇前述第2地址。
另外,作為選擇事項,前述選擇電路也可以由與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合的多路復用器構(gòu)成。
作為選擇事項,也可以還具有控制電路,該控制電路與前述更新地址切換電路電耦合,將切換正常動作模式與測試模式的控制信號供給前述更新地址切換電路。
作為選擇事項,前述控制電路也可以由響應規(guī)定的外部信號而切換正常動作模式與測試模式的測試入口電路構(gòu)成。
作為選擇事項,前述保持第2地址的電路也可以由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲裝置構(gòu)成。
作為選擇事項,也可以還具有地址翻轉(zhuǎn)電路,該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合,將從前述數(shù)據(jù)存儲裝置輸出的第2地址翻轉(zhuǎn),供給前述更新地址切換電路。
作為選擇事項,前述測試電路可以內(nèi)設于前述半導體存儲裝置內(nèi),也可以與前述半導體存儲裝置分離,并搭載在同一芯片上。只要測試電路與半導體存儲裝置電耦合,可以在測試電路和半導體存儲裝置之間得到信號和地址,無論哪種構(gòu)成都沒有問題。
圖2是表示根據(jù)該實施例的半導體存儲裝置(虛擬SRAM)的電路構(gòu)成的框圖。圖3是來自圖2所示的半導體存儲裝置的各電路的輸出信號的時序流程圖。下面參照圖2說明半導體存儲裝置(虛擬SRAM)的電路構(gòu)成,參照圖3說明來自各電路的輸出信號。從外部將讀出/寫入地址Add施加于地址端子21。從外部向端子22施加第一測試信號TE1。從外部向端子23施加第二測試信號TE2。在此,僅端子22為測試專用端子,端子21是在正常動作時施加讀出/寫入地址數(shù)據(jù)Add的端子。另外,端子23是在正常動作時施加輸出使能信號OE的端子,兼用于測試信號用的端子。
地址數(shù)據(jù)電路(ATD電路)25與端子21相連接,得到從外部施加于端子21的讀出/寫入地址Add的輸入,檢測出包含于該地址數(shù)據(jù)Add的行地址數(shù)據(jù)AddR(參照圖3)的變化。即使行地址數(shù)據(jù)AddR的全部比特內(nèi)的至少1個比特發(fā)生變化,地址數(shù)據(jù)電路(ATD電路)25也檢測出該變化,并輸出脈沖信號ATD。
行控制電路26與地址數(shù)據(jù)電路(ATD電路)25的輸出端相連接,根據(jù)從地址數(shù)據(jù)電路(ATD電路)25輸出的脈沖信號ATD,作成并輸出行使能信號RE、讀出使能信號SE及列控制信號CC。在此,行使能信號RE如圖3所示,是在脈沖信號ATD的脈沖上升時點以及脈沖下降時點分別脈沖上升,從這些時點經(jīng)一定時間后形成下降的脈沖信號。另外,讀出使能信號SE是使行使能信號RE延遲一定時間后的信號。另外,雖然在圖中未表示,列控制信號CC是行使能信號RE連續(xù)的2個脈沖信號中的后一個脈沖信號、即把根據(jù)信號ATD的脈沖下降的脈沖信號延遲一定時間后的信號。而且,該行控制電路26在第二測試信號TE2為“0”、即低電平時不進行上述行使能信號RE的輸出。
列控制電路27與行控制電路26相連接,得到從行控制電路26輸出的列控制信號CC,再延遲該列控制信號CC,作為列使能信號CE輸出。
存儲單元陣列30具有與DRAM的存儲單元陣列相同的構(gòu)成。與存儲單元陣列30的字線相連接的行解碼器31也與行控制電路26相連接,在從該行控制電路26輸出的行使能信號RE為“1”時,使對應于從多路復用器(MUX)32輸出的行地址數(shù)據(jù)RA1的存儲單元陣列30的字線有選擇地激活。
與存儲單元陣列30的各比特線相連接的讀出放大器33也與行控制電路26相連接,在從該行控制電路26輸出的讀出使能信號SE為“1”時,使存儲單元陣列30的各比特線激活。
列解碼器35與前述端子21及列控制電路27相連接,在從列控制電路27輸出的列使能信號CE為“1”時,對包含于施加在端子21的地址數(shù)據(jù)Add中的列地址數(shù)據(jù)AddC進行解碼,對應該解碼結(jié)果的讀出放大器通過I/O緩沖器36連接于輸入/輸出數(shù)據(jù)端子37。
更新控制電路40是用于進行存儲單元陣列30的自更新的電路。該更新控制電路40連接于地址數(shù)據(jù)電路(ATD電路)25的輸出端,得到脈沖信號ATD,在其脈沖下降時輸出脈沖信號及復位信號。更新控制電路40還連接于定時器42及更新地址產(chǎn)生電路41,在脈沖信號ATD脈沖下降時,更新控制電路40所輸出的脈沖信號輸入到更新地址產(chǎn)生電路41,同時復位信號輸入到定時器42。更新地址產(chǎn)生電路41得到該脈沖信號,使更新地址RFAD增1。
另外,上述更新控制電路40根據(jù)來自定時器40的計時信號檢測出來自地址數(shù)據(jù)電路(ATD電路)25的脈沖信號ATD的輸出未經(jīng)過一定時間,輸出自更新信號RF。更新控制電路40的輸出端連接于行控制電路26,所輸出的自更新信號RF被輸入到行控制電路26。
再者,用于進行出廠前的完成品檢測的測試電路50得到分別施加于端子22、23的第一及第二測試信號的輸入,將輸出信號T3及更新地址RA輸出。更新控制電路40連接于該測試電路50,得到輸出信號T3的輸入,輸出信號M及自更新信號RF。由此,進行存儲單元陣列30的自更新。
測試電路50由數(shù)據(jù)存儲電路5 1、翻轉(zhuǎn)電路52、測試入口電路53、多路復用器54構(gòu)成。數(shù)據(jù)存儲電路51在從測試入口電路53輸出的信號T1上升時,取入并輸出包含于施加在端子21的地址數(shù)據(jù)Add中的行地址數(shù)據(jù)AddR。所輸出的行地址數(shù)據(jù)AddR被輸入到翻轉(zhuǎn)電路52,翻轉(zhuǎn)電路52翻轉(zhuǎn)數(shù)據(jù)存儲電路51輸出的各比特,作為測試地址TA輸出。測試入口電路53連接于端子22及23,根據(jù)分別施加于這些端子的第一及第二測試信號TE1、TE2,輸出信號T1~T3。多路復用器54根據(jù)來自測試入口電路53的信號T2,選擇來自翻轉(zhuǎn)電路52的測試地址TA或者來自更新地址產(chǎn)生電路41的更新地址RFAD中的任意一個,輸出信號RA。該信號RA輸入到前述的多路復用器32中。
下面,分別說明上述半導體存儲裝置的測試模式動作以及正常動作。
首先參照圖3說明正常動作。在這種情況下,測試信號TE1設定為“0”,由此,從測試入口電路53輸出的信號T1~T3都為“0”。即,在正常動作時,測試電路50不動作,所以與未內(nèi)設測試電路的半導體存儲裝置的動作實質(zhì)上相同。
在這種狀態(tài)下,將數(shù)據(jù)“A1”作為行地址數(shù)據(jù)AddR施加于端子21后,ATD電路25檢測出施加了數(shù)據(jù)“A1”,脈沖信號ATD(“1”)被輸入到行控制電路26及多路復用器32。多路復用器32得到脈沖信號ATD(“1”),把來自多路復用器54的數(shù)據(jù)RA作為行地址數(shù)據(jù)RA1輸出。該行地址數(shù)據(jù)RA1設輸入到行解碼器31。
在此,因為信號T2為“0”,所以多路復用器54輸出更新地址RFAD,該更新地址RFAD通過多路復用器32施加于行解碼器31。該更新地址RFAD為“R1”。
另一方面,行控制電路26得到脈沖信號ATD,輸出行使能信號RE,該行使能信號RE輸入到行解碼器31,行解碼器31得到該行使能信號RE,使上述行地址數(shù)據(jù)“R1”所指定的字線激活。
行控制電路26輸出讀出使能信號SE后,該信號SE被供給讀出放大器33,由此,使讀出放大器33激活。讀出放大器33激活后,與上述行地址數(shù)據(jù)“R1”所指定的字線相連接的存儲單元被更新。
脈沖信號ATD下降后,從更新控制電路40向更新地址產(chǎn)生電路41供給脈沖信號。由此,更新地址RFAD被增量,成為“R1+1”。同時定時器42被復位。另外,脈沖信號ATD下降后,則多路變換器32將數(shù)據(jù)AddR(在該時點為“A1”)作為行地址數(shù)據(jù)RA1供給行解碼器31。另外,脈沖信號ATD下降后,行控制電路26再次將行使能信號RE供給行解碼器31。
行解碼器31得到該行使能信號RE,從多路復用器32輸出的行地址數(shù)據(jù)“A1”所指定的存儲單元陣列的字線被激活。接著,行控制電路26輸出讀出使能信號SE后,該信號SE供給于讀出放大器33,由此,與讀出放大器33的地址數(shù)據(jù)“A1”對應的字線被激活。
列控制電路27將列使能信號CE輸出到列解碼器35,列解碼器35得到該列使能信號CE,對列地址數(shù)據(jù)AddC進行解碼,對應于該解碼結(jié)果的讀出放大器通過I/O緩沖器36連接于輸入/輸出數(shù)據(jù)端子37。由此,進行讀出動作時,存儲單元陣列30中存儲的數(shù)據(jù)通過讀出放大器33、I/O緩沖器36被發(fā)送至數(shù)據(jù)端子37,另外,進行寫入動作時,數(shù)據(jù)端子37的數(shù)據(jù)被寫入到存儲單元陣列30。
如此,圖2的半導體存儲裝置,讀出/寫入地址數(shù)據(jù)Add被施加到地址端子21后,首先,根據(jù)更新地址RFAD,進行與指定字線相連接的存儲單元的更新,然后,進行根據(jù)地址數(shù)據(jù)Add的存儲單元陣列30的讀出/寫入。
在預先確定的一定時間內(nèi)未進行存儲單元陣列30的讀出/寫入時,從定時器42向更新控制電路40供給脈沖信號。更新控制電路40得到該脈沖信號,進行自更新。即,向行控制電路26供給更新信號RF的同時,作為信號M向多路復用器32供給“1”。多路復用器32得到該信號M,把更新地址RFAD(設為數(shù)據(jù)“R1+1”)作為行地址數(shù)據(jù)RA1供給行解碼器31。
另一方面,向行控制電路26供給更新信號RF后,行控制電路26向行解碼器31供給行使能信號RE,向讀出放大器33供給讀出使能信號SE。由此,與上述情況相同,連接著對應于行地址數(shù)據(jù)“R1+1”的字線的存儲單元被更新。
以上是圖2所示半導體存儲裝置的正常動作。
下面,參照圖4說明使用測試電路50的出廠前的測試動作。圖4是用于說明測試時的動作的時序流程圖。
作為在出廠前測試的測試碼模式,考慮有各種各樣的模式,作為其中1例,要求讀出或者寫入的“地址B”為“X1”,“更新地址A”以“X1”的翻轉(zhuǎn)地址“/X1”進行。以下的說明,是以這種將讀出或?qū)懭氲摹暗刂稡”設為“X1”,“更新地址A”設為翻轉(zhuǎn)地址“/X1”的情況為例進行說明。
在出廠前的測試中,首先,在時刻t1測試信號TE1上升到“1”。由此,測試入口電路53成為測試模式,之后,施加于端子23的信號作為第二測試信號TE2進行識別。接著,向端子21施加地址數(shù)據(jù)“X1”。而在時刻t2,向端子23施加的第二測試信號TE2下降至“0”。
第二測試信號TE2下降至“0”時,測試入口電路53檢測出該情況,信號T1上升至“1”。信號T1上升至“1”后,得到該脈沖上升,數(shù)據(jù)存儲電路51取得施加于地址端子21的地址數(shù)據(jù)AddR,即地址數(shù)據(jù)“X1”,向翻轉(zhuǎn)電路52供給該地址數(shù)據(jù)“X1”。翻轉(zhuǎn)電路52翻轉(zhuǎn)該地址數(shù)據(jù)“X1”,作為數(shù)據(jù)“/X1”輸出。該翻轉(zhuǎn)地址數(shù)據(jù)“/X1”作為測試地址數(shù)據(jù)TA被供給多路復用器54。
在上述實施例中,如前所述,向數(shù)據(jù)存儲電路51與多路復用器54之間插入翻轉(zhuǎn)器52。從而,不用變更施加于地址端子21的地址數(shù)據(jù)“X1”,以翻轉(zhuǎn)地址“/X1”進行更新,而能夠以地址數(shù)據(jù)“X1”進行讀出或?qū)懭?。即,在進行讀出或?qū)懭雱幼鲿r,多路復用器32選擇通過地址端子21輸入的地址數(shù)據(jù)“X1”,以地址數(shù)據(jù)“X1”進行讀出或?qū)懭雱幼?,另一方面,在進行更新動作時,多路復用器32選擇用翻轉(zhuǎn)器52將通過地址端子21輸入的地址數(shù)據(jù)“X1”翻轉(zhuǎn)后的翻轉(zhuǎn)地址“/X1”,因此以翻轉(zhuǎn)地址“/X1”進行更新動作。
由此,由外部測試器供給的1個地址數(shù)據(jù)“X1”可以共同用于讀出或?qū)懭雱幼骷案聞幼鳎钥梢匀菀椎倪M行測試碼模式的制作,同時可以簡化測試程序。
在不設置翻轉(zhuǎn)器52的情況下,需要將翻轉(zhuǎn)地址數(shù)據(jù)“/X1”作為更新數(shù)據(jù)施加于地址端子21。從而在每次變更讀出或者寫入地址時,需要相應地將翻轉(zhuǎn)地址作為更新地址施加于地址端子21。其結(jié)果是,測試程序有變復雜的傾向。而這種情況隨著存儲單元陣列的規(guī)模越大就變得越顯著。
所以,優(yōu)選設置翻轉(zhuǎn)器52,把施加到地址端子21的1個地址數(shù)據(jù)共同用于讀出或?qū)懭雱幼骷案聞幼鞯姆绞剑D(zhuǎn)器52只是電路設計上的選擇事項,并不是上述測試電路中所必須的。例如,根據(jù)測試碼模式,有時并不需要使讀出或?qū)懭氲牡刂稡為“X1”,以及使更新地址A為“X1”的翻轉(zhuǎn)地址“/X1”。在這種情況下,并不需要設置翻轉(zhuǎn)器52。
在時刻t3,作為地址數(shù)據(jù)AddR,向施加地址端子21作為讀出/寫入地址“B”的地址數(shù)據(jù)“X1”。將地址數(shù)據(jù)“X1”施加于地址端子21后,如前所述,從ATD電路25輸出脈沖信號ATD,該輸出的脈沖信號ATD被輸入到行控制電路26。但是,因為此時測試信號TE2為“0”,所以不從行控制電路26輸出行使能信號RE及讀出放大使能信號SE。
在從將地址數(shù)據(jù)“X1”施加于端子21的時刻t3經(jīng)過一定時間(僅比脈沖信號ATD的脈沖寬度略長的時間)的時刻t4,第二測試信號TE2上升為“1”。測試信號TE2上升為“1”后,被測試入口電路53檢測出,信號T2及信號T3上升為“1”。信號T2上升為“1”后,多路復用器54將測試地址數(shù)據(jù)TA作為地址數(shù)據(jù)RA輸出。
另外,在該時刻t4,信號T3上升后,被更新控制電路40檢測出,并將自更新信號RF供給行控制電路26,同時將信號M供給多路復用器32。信號M輸入到多路復用器32后,多路復用器32將地址數(shù)據(jù)AddR(此時為數(shù)據(jù)“X1”)供給行解碼器31。另外,信號RF輸入到行控制電路26時,因為第二測試信號TE2已經(jīng)上升為“1”,所以從行控制電路26輸出行使能信號RE,該行使能信號RE被輸入到行解碼器31。由此,由地址數(shù)據(jù)“X1”指定的字線被激活。接著,從行控制電路26輸出讀出放大使能信號SE后,讀出放大器33被激活,進行由地址數(shù)據(jù)“X1”指定的字線的讀出/寫入。
在時刻t5,將地址數(shù)據(jù)“C”施加于地址端子21。地址數(shù)據(jù)“C”施加于地址端子21后,被ATD電路25檢測出,將脈沖信號ATD(“1”)供給多路復用器32及行控制電路26。由此,多路復用器32選擇多路復用器54的輸出,即選擇測試地址TA(此時是作為更新地址A的地址數(shù)據(jù)“/X”),供給行解碼器31。另外,將脈沖信號ATD供給行控制電路26后,此時第二測試信號TE2為”1”,所以從行控制電路26輸出行使能信號RE,該輸出的行使能信號RE輸入到行解碼器31。由此,由地址數(shù)據(jù)“/X1”指定的字線被激活。接著,從行控制電路26輸出讀出放大使能信號SE后,讀出放大器33被激活,與地址數(shù)據(jù)“/X1”指定的字線相連接的存儲單元被更新。
在時刻t6,脈沖信號ATD下降到“0”后,多路復用器32將地址數(shù)據(jù)AddR(此時為數(shù)據(jù)“C”)供給行解碼器31。另外,脈沖信號ATD下降到“0”后,從行控制電路26輸出行使能信號RE,該輸出的行使能信號RE輸入到行解碼器31。由此,由地址數(shù)據(jù)“C”指定的字線被激活。接著,從行控制電路26輸出讀出放大使能信號SE后,讀出放大器33被激活,進行地址數(shù)據(jù)“C”的字線的讀出/寫入。
如此,圖2所示的測試電路50可以將測試用更新地址(上述地址數(shù)據(jù)“A”)預先設定在數(shù)據(jù)存儲電路51內(nèi)。預先設定在數(shù)據(jù)存儲電路51內(nèi)的更新地址“A”可以預先識別,所以通過從外部輸入與該更新地址接近的測試用讀出/寫入地址(上述地址數(shù)據(jù)“B”、“C”),在任意條件下都可以有意識地可靠進行,例如最苛刻條件下的試驗。
即,根據(jù)更新地址“A”指定字線進行存儲單元的更新動作,接著,根據(jù)測試用讀出/寫入地址,指定鄰接于上述字線的字線,進行測試用讀出/寫入動作,從而把比特線設為共同的,并假定相鄰的2根字線連續(xù)被激活,有意識地進行試驗,由此可以確認在任意條件下,例如在最苛刻條件下,因預充電不足、或者磁場絕緣膜下的微量漏電流的影響,存儲動作是否產(chǎn)生錯誤動作。
下面,參照圖5所示的流程圖,說明使用上述測試電路50的出廠前測試。
首先,若芯片本身具有品質(zhì)問題,或者是有保持特性差的存儲單元,則實施更新動作的測試就沒有意義,所以事先進行保持試驗(步驟S1)。保持試驗本身與用通用的DRAM實施的試驗相同,按照已知的測試順序進行即可。
即,向存儲單元陣列30的存儲單元進行數(shù)據(jù)寫入,在禁止更新的狀態(tài)持續(xù)了規(guī)定的時間后,在從該存儲單元進行數(shù)據(jù)讀出時,調(diào)整該規(guī)定時間(即更新周期)以使讀出的數(shù)據(jù)與寫入的數(shù)據(jù)一致,由此,確定該存儲單元的保持時間。對所有的存儲單元進行該試驗,從而確定適應于保持時間最短的存儲單元的更新周期的值。另外,更新動作的禁止,是通過從外部向更新控制電路40輸入控制信號而進行的。
然后,為在測試后判斷存儲單元的更新動作及讀出/寫入動作是否正確進行,預先將測試碼模式寫入存儲單元陣列30(步驟S2)。在此,因為以驗證更新動作及讀出/寫入動作的正常性為目的,所以所有比特都使用“1”的測試碼模式。
此后,設定任意的保持時間(步驟S3),通過使第一測試信號TE1上升為“1”,把設定電路為測試模式(步驟S4)。
之后,將更新地址數(shù)據(jù)(設為“A”)施加于地址端子21,使測試信號TE2下降為“0”。由此,地址數(shù)據(jù)“A”被寫入到數(shù)據(jù)存儲電路51(步驟S5)。
指示使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設為“B”)被施加于地址端子21(步驟S6)。
經(jīng)過一定時間后,與上述相同,指示使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設為“C”)被施加于地址端子21(步驟S7)。
根據(jù)以上過程,順序進行圖4所示的向地址B的正常存取,在地址“A”的更新動作,向地址C的正常存取。
然后,讀出與上述地址“A”、“B”、“C”指定的各字線相連接的存儲單元的數(shù)據(jù),進行數(shù)據(jù)檢查(步驟S8)。在檢查結(jié)果是“未通過”的情況下(步驟S9),測試結(jié)束并將芯片廢棄(步驟S10)。檢查結(jié)果是“通過”的情況下(步驟S9),判斷所有測試是否都完成(步驟S11),該判斷結(jié)果是“否”的情況下返回步驟S5。
以后,反復進行步驟S5~S8,直到所有測試是否都完成的判斷結(jié)果是“是”為止,由此,使讀出放大器共同的所有行地址的組合被測試。作為測試這種所有使行地址的組合的方法,例如將某個字線作為更新字線固定,在該更新的前后順序改變正常存取的字線進行測試。例如將某個字線作為更新字線固定,在該更新的前后,將正常存取的字線從最上面的字線到最下面的字線順序改變進行測試。
該測試動作是將其它字線作為新的更新字線固定,反復前述動作。反復進行以上的測試動作,直到所有字線作為更新字線被選擇為止,從而測試所有的模式碼。
存儲單元陣列30被分割成多個塊,在每個塊中都設置有讀出放大器的情況下,只要在各塊內(nèi)測試所有行地址的組合即可。
另外,實際上,針對所有模式碼,進行測試需要花費非常多的時間,所以也可以使具有規(guī)則性地進行測試。即,首先調(diào)查所有模式碼,若出現(xiàn)某種傾向則以省略的形式進行測試。在不限于DRAM的普通存儲器測試技術(shù)中,因為有被稱為容易發(fā)現(xiàn)不良品的模式碼,所以只要組合跨步和躍步這種測試手法進行測試即可。但是,當然優(yōu)選測試所有的模式碼。
另外,上述實施例是將行地址做各種改變進行測試的,列地址基本沒有關(guān)系。但是正常存取的情況下,比特線和數(shù)據(jù)總線通過列開關(guān)連接在一起,所以根據(jù)比特線的開口方式和預充電的方式,可能對存儲單元的數(shù)據(jù)產(chǎn)生影響。所以優(yōu)選也改變列地址進行測試的方式。
在這種情況下,在圖5中,在步驟S5之后,加上設定任意的列地址數(shù)據(jù)AddC的處理即可。圖6是在行地址的基礎上,也改變列地址進行測試時的流程圖。
即步驟S1至步驟S5和前述相同。之后,將數(shù)據(jù)“D”作為列地址數(shù)據(jù)AddC施加于地址端子21,通過列解碼器35對列地址數(shù)據(jù)AddC進行解碼,對應該解碼結(jié)果的讀出放大器通過I/O緩沖器36連接于輸入/輸出數(shù)據(jù)端子37。即根據(jù)列地址數(shù)據(jù)AddC指定比特線(步驟S12)。
指定使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設為“B”)被施加于地址端子21(步驟S6)。
經(jīng)過一定時間后,和上述相同,指示使地址數(shù)據(jù)“A”指定的字線和讀出放大器相同的字線的任意地址數(shù)據(jù)(設為“C”)被施加于地址端子21(步驟S7)。
根據(jù)以上過程,固定根據(jù)列地址數(shù)據(jù)AddC所指定的比特線,順序進行向行地址B的正常存取,在行地址“A”進行的更新動作,向行地址C的正常存取。
改變所指定的比特線,重復同樣的測試。即,在更新行地址的基礎上,也改變列地址進行測試,根據(jù)比特線的開口方式和預充電的方式調(diào)查是否對存儲單元的數(shù)據(jù)產(chǎn)生影響。
另外,如上述實施例,因為可以從芯片外部任意設定地址,所以提高了自由度,反而言之,因為所有地址的指定是從外部進行,所以費時。因此形成了這樣的構(gòu)成,即僅上述正常存取地址B、C是從外部提供,而更新地址A在電路內(nèi)部自動進行增量。由此,測試程序的編程時間減少。在這種情況下,可以利用更新地址產(chǎn)生電路41內(nèi)的地址計數(shù)器進行更新地址的增量。
如此,在測試電路50的內(nèi)部,即使測試用的更新地址(上述地址數(shù)據(jù)“A”)是自動增量的構(gòu)成時,因為是根據(jù)預先設定的規(guī)則被增量,所以可以預先識別所增量的更新地址(地址數(shù)據(jù)“A+1”)。由此,接近于該增量的更新地址的測試用讀出/寫入地址(上述地址數(shù)據(jù)“B”、“C”)可以從外部輸入,根據(jù)上述方法,在任意條件下,都可以有意識地可靠進行試驗,例如最苛刻條件下的試驗。
即,根據(jù)自動增量的更新地址指定比特線,進行存儲單元的更新動作,接著,根據(jù)測試用讀出/寫入地址,指定與上述比特線相鄰的字線,進行測試用讀出/寫入動作,所以即使不從外部進行所有地址的指定,也可以在任意條件下,例如最壞的條件下進行測試。
另外,在上述實施例中,多路復用器54得到從更新地址產(chǎn)生電路41輸出的更新地址RFAD和從數(shù)據(jù)存儲電路51輸出的測試地址TA的輸入,根據(jù)來自測試入口電路53的控制信號T2,在正常動作模式下,選擇在電路內(nèi)部產(chǎn)生的更新地址RFAD,在測試模式下選擇外部輸入的測試地址TA,由此響應從正常動作模式向測試模式的變更,停止在電路內(nèi)部產(chǎn)生的更新地址RFAD的供給,從而防止在測試模式下,根據(jù)在電路內(nèi)部產(chǎn)生的更新地址RFAD進行更新動作。
圖7表示上述多路復用器54的電路構(gòu)成的1例。多路復用器54具有由第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門、由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門、和翻轉(zhuǎn)器INV1。多路復用器54還具有接受從數(shù)據(jù)存儲電路51輸出的、通過翻轉(zhuǎn)器52輸入的測試地址TA的測試地址輸入單元;接受從更新地址產(chǎn)生電路41輸出的更新地址RFAD的輸入的更新地址輸入單元;接受從測試入口電路53輸出的信號T2的輸入的控制信號輸入單元;和電路的輸出單元。
上述由第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門設置于測試地址輸入單元和輸出單元之間。另一方面,由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門設置于更新地址輸入單元與輸出單元之間。
而且,控制信號輸入單元與第一N型晶體管N1的門、及第二P型晶體管的門、和翻轉(zhuǎn)器INV1的輸入端相連接。翻轉(zhuǎn)器INV1的輸出端與第一P型晶體管P1的門、及第二N型晶體管N2的門相連接。
由此,從測試入口電路53輸出的信號T2輸入到第一N型晶體管N1的門、及第二P型晶體管P2的門,信號T2的翻轉(zhuǎn)信號輸入到第一P型晶體管P1的門、及第二N型晶體管N2的門。
所以,在正常動作模式下,信號T2為非激活狀態(tài)即低電平“L”,通過使第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門關(guān)閉,由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門打開,使測試地址TA不被輸出,更新地址RFAD被輸出,根據(jù)在正常動作模式下的電路內(nèi)部產(chǎn)生的更新地址RFAD,進行存儲單元的更新。
另一方面,在測試模式下,信號T2為激活狀態(tài)即高電平“H”,通過使第一N型晶體管N1及第一P型晶體管P1構(gòu)成的第一門打開,由第二N型晶體管N2及第二P型晶體管P2構(gòu)成的第二門關(guān)閉,使更新地址RFAD不被輸出,測試地址TA被輸出,根據(jù)在測試模式下從電路外部輸入的測試地址TA,存儲單元的更新在前述最苛刻條件下進行。
另外,上述多路復用器54是具有下述功能的電路,即電路的一個實例,即根據(jù)伴隨著正常動作模式及測試模式間的變更而產(chǎn)生的控制信號,選擇測試地址TA和更新地址RFAD中的任意一方,但并不限定于此。即,通過在測試模式中的讀出或?qū)懭脒M行存取的行地址以及在更新動作中進行存取的行地址,只要是可以從電路外部進行可靠控制的構(gòu)成,就沒有問題。
另外,在上述實施例中,說明了進行更新后,進行讀出/寫入的情況,但本發(fā)明也可以適用于進行讀出/寫入后進行更新的情況。
如前所述,由于可以將測試用的更新地址(上述地址數(shù)據(jù)“A”)預先設定在數(shù)據(jù)存儲電路51內(nèi),因此可以預先識別更新地址“A”,通過從外部輸入接近于該更新地址的測試用讀出/寫入地址(上述地址數(shù)據(jù)“B”、“C”),根據(jù)測試用讀出/寫入地址,指定與更新地址“A”所指定的字線相鄰接的字線,進行測試用讀出/寫入動作,然后,根據(jù)更新地址“A”指定字線,進行存儲單元的更新動作,由此,例如,假定比特線是共同的,且相鄰的2根字線連續(xù)被激活時,可以有意識地可靠進行最苛刻條件下的試驗。
另外,在上述說明中,作為最苛刻條件的1例,設想比特線是共同的,并且相鄰的2根字線連續(xù)被激活時,但是并不限定該情況是最苛刻條件。例如,也有比特線是共同的,但2根字線并不鄰接的情況成為最苛刻條件。也有即使比特線不同,也成為最苛刻條件的場合。還有,并不僅在最苛刻條件下,在其它的惡劣條件下也有必要進行測試。因此,如本發(fā)明所述,只要是可以在外部的測試器一側(cè)控制測試動作時的更新地址的構(gòu)成,在任何條件下都可以可靠進行測試動作。
在上述實施例中,表示了測試電路內(nèi)設于半導體存儲裝置的1個實例,但根據(jù)需要,測試電路也可以與半導體存儲裝置分離,并搭載在同一芯片上。只要可以使測試電路與半導體存儲裝置電耦合,信號和地址能夠在測試電路與半導體存儲裝置之間進行接收,任一種構(gòu)成都沒有問題。
另外,本發(fā)明并不僅限于上述實施例的構(gòu)成,在不脫離本發(fā)明的宗旨的范圍內(nèi)可以進行各種的變化。發(fā)明的效果如上所述,根據(jù)本發(fā)明,在測試時,使測試用更新地址存儲在內(nèi)部的數(shù)據(jù)存儲裝置內(nèi)。將與該測試用更新地址指定的字線鄰接的字線相對應的測試用地址施加于地址端子,根據(jù)測試用地址進行讀出或者寫入,根據(jù)存儲于數(shù)據(jù)存儲裝置內(nèi)的測試用更新地址進行存儲單元的更新。
或者,先進行存儲單元的更新,接著進行讀出或者寫入,因此可以針對任意的地址組合進行測試,由此可以進行最苛刻條件下的動作檢查。
權(quán)利要求
1.一種半導體存儲裝置的測試方法,該半導體存儲裝置具有需要更新的多個存儲單元,其特征在于使根據(jù)外部輸入的第1地址進行前述存儲單元的讀出或者寫入的讀出/寫入處理,與根據(jù)外部輸入的第2地址進行前述存儲單元的更新的更新處理的組合,在測試動作中至少進行1次。
2.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于前述2種處理的組合是在前述更新處理之后,進行前述讀出/寫入處理。
3.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于前述2種處理的組合是在前述讀出/寫入處理之后,進行前述更新處理。
4.如權(quán)利要求1~3任意一項所述的半導體存儲裝置的測試方法,其特征在于前述2種處理的組合在1個周期內(nèi)進行。
5.如權(quán)利要s求1所述的半導體存儲裝置的測試方法,其特征在于在前述讀出/寫入處理之后,進行前述更新處理,之后再進行前述讀出/寫入處理,該過程是在1個周期內(nèi)進行的。
6.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于前述2種處理是使列地址共同,行地址相互接近。
7.如權(quán)利要求6所述的半導體存儲裝置的測試方法,其特征在于前述2種處理是使列地址共同,行地址相互鄰接。
8.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于還包含下述處理,即響應前述半導體存儲裝置從正常動作模式到測試模式的切換,使根據(jù)在前述半導體存儲裝置的內(nèi)部作成的第3地址的前述存儲單元的更新停止。
9.如權(quán)利要求8所述的半導體存儲裝置的測試方法,其特征在于根據(jù)外部輸入的模式切換信號,在從正常動作模式切換至測試模式時,選擇前述第3地址及測試地址中的測試地址,使根據(jù)第3地址的前述存儲單元的更新停止。
10.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于根據(jù)外部輸入的模式切換信號,前述半導體存儲裝置從正常動作模式切換至測試模式。
11.如權(quán)利要求10所述的半導體存儲裝置的測試方法,其特征在于根據(jù)外部輸入的模式切換信號,在從正常動作模式切換至測試模式時,選擇前述第3地址及測試地址中的測試地址,使根據(jù)第3地址的前述存儲單元的更新停止。
12.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于前述測試動作是將列地址固定,將行地址順序變更,由此將多個行地址的組作為更新動作的對象。
13.如權(quán)利要求12所述的半導體存儲裝置的測試方法,其特征在于前述測試動作是將列地址固定,將行地址順序變更,由此將所有行地址的組作為其對象。
14.如權(quán)利要求12所述的半導體存儲裝置的測試方法,其特征在于前述測試動作是將列地址固定,將行地址順序變更,由此將存儲單元陣列分割成的各多個塊中的所有行地址的組合作為其對象。
15.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于在每次變更行地址時,從外部輸入前述第1地址及前述第2地址雙方。
16.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于前述第1地址是在每次變更行地址時從外部輸入的,而前述第2地址是在從外部僅輸入最初地址后,每次依據(jù)預先確定的一定規(guī)則變更行地址時,在內(nèi)部自動變更。
17.如權(quán)利要求16所述的半導體存儲裝置的測試方法,其特征在于前述第2地址在每次變更行地址時進行預先確定的增量。
18.如權(quán)利要求1所述的半導體存儲裝置的測試方法,其特征在于針對成為測試對象的存儲單元,進行預先保持試驗,在寫入規(guī)定的測試碼模式后,進行前述2種處理。
19.一種半導體存儲裝置,具有需要更新的多個存儲單元;供給第1地址的電路單元;和根據(jù)地址進行前述存儲單元的更新的存取地址控制電路,其特征在于,還具有保持外部輸入的第2地址的電路;以及更新地址切換電路,與供給前述第1地址的電路單元和保持前述第2地址的電路電耦合,在正常動作模式下將前述第1地址供給前述存取地址控制電路,在測試模式下將前述第2地址供給前述存取地址控制電路。
20.如權(quán)利要求19所述的半導體存儲裝置,其特征在于前述更新地址切換電路由選擇電路構(gòu)成與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合,在正常動作模式下選擇前述第1地址,在測試模式下選擇前述第2地址。
21.如權(quán)利要求20所述的半導體存儲裝置,其特征在于前述選擇電路由多路復用器構(gòu)成,該多路復用器與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合。
22.如權(quán)利要求19所述的半導體存儲裝置,其特征在于還具有控制電路,該控制電路與前述更新地址切換電路電耦合,將切換正常動作模式與測試模式的控制信號供給前述更新地址切換電路。
23.如權(quán)利要求22所述的半導體存儲裝置,其特征在于前述控制電路是由響應規(guī)定的外部信號而切換正常動作模式與測試模式的測試入口電路構(gòu)成。
24.如權(quán)利要求18所述的半導體存儲裝置,其特征在于前述保持第2地址的電路是由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲裝置構(gòu)成。
25.如權(quán)利要求19所述的半導體存儲裝置,其特征在于還具有地址翻轉(zhuǎn)電路,該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合,將從前述數(shù)據(jù)存儲裝置輸出的第2地址翻轉(zhuǎn),供給前述更新地址切換電路。
26.如權(quán)利要求19所述的半導體存儲裝置,其特征在于前述供給第1地址的電路單元是由與前述更新地址切換電路相連接的更新地址產(chǎn)生電路構(gòu)成。
27.一種測試電路,用于進行半導體存儲裝置的測試,該半導體存儲裝置具有需要更新的多個存儲單元;和根據(jù)內(nèi)部信號供給第1地址的電路單元,其特征在于前述測試電路具有保持外部輸入的第2地址的電路;以及更新地址切換電路,與供給前述第1地址的電路單元和前述保持第2地址的電路電耦合,在正常動作模式下將前述第1地址供給前述存取地址控制電路,在測試模式下將前述第2地址供給前述存取地址控制電路。
28.如權(quán)利要求27所述的測試電路,其特征在于前述更新地址切換電路由選擇電路構(gòu)成,與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合,在正常動作模式下選擇前述第1地址,在測試模式下選擇前述第2地址。
29.如權(quán)利要求28所述的測試電路,其特征在于前述選擇電路由多路復用器構(gòu)成,該多路復用器與供給前述第1地址的電路單元和前述數(shù)據(jù)保持電路電耦合。
30.如權(quán)利要求27所述的測試電路,其特征在于還具有控制電路,與前述更新地址切換電路電耦合,將切換正常動作模式與測試模式的控制信號供給前述更新地址切換電路。
31.如權(quán)利要求30所述的測試電路,其特征在于前述控制電路是由響應規(guī)定的外部信號而切換正常動作模式與測試模式的測試入口電路構(gòu)成。
32.如權(quán)利要求27所述的測試電路,其特征在于前述保持第2地址的電路是由與前述更新地址切換電路電耦合的數(shù)據(jù)存儲裝置構(gòu)成。
33.如權(quán)利要求27所述的測試電路,其特征在于還具有地址翻轉(zhuǎn)電路,該地址翻轉(zhuǎn)電路在前述數(shù)據(jù)保持電路和前述更新地址切換電路之間電耦合,將從前述數(shù)據(jù)存儲裝置輸出的第2地址翻轉(zhuǎn),供給前述更新地址切換電路。
34.如權(quán)利要求27所述的測試電路,其特征在于前述測試電路內(nèi)設于前述半導體存儲裝置內(nèi)。
35.如權(quán)利要求27所述的測試電路,其特征在于前述測試電路與前述半導體存儲裝置分離,并搭載在同一芯片上。
全文摘要
本發(fā)明提供一種能夠在地址組合的最苛刻條件下進行動作檢查的半導體存儲裝置及其測試方法。在測試時,首先,將特定的數(shù)據(jù)寫入存儲單元陣列30。然后,使測試信號TE1為“1”,設定為測試模式。將測試用更新地址存儲于數(shù)據(jù)存儲電路51內(nèi)。將第1測試用地址施加于地址端子21。通過此施加,根據(jù)第1測試用地址進行通常的讀出或者寫入。將第2測試用地址施加于地址端子21。通過此施加,首先根據(jù)測試用更新地址進行更新,接著,根據(jù)第2測試用地址進行通常的讀出或者寫入。然后進行存儲單元陣列30的數(shù)據(jù)檢查,判斷是否有異常。
文檔編號G11C29/46GK1455932SQ01815037
公開日2003年11月12日 申請日期2001年8月30日 優(yōu)先權(quán)日2000年8月31日
發(fā)明者高橋弘行, 加藤羲之, 稻葉秀雄, 內(nèi)田祥三, 園田正俊 申請人:恩益禧電子股份有限公司