專利名稱：具有分段行修復(fù)的半導(dǎo)體存儲(chǔ)器的制作方法
背景技術(shù)：
1.發(fā)明領(lǐng)域本發(fā)明總體上涉及集成電路存儲(chǔ)器件，確切地說涉及具有分段行修復(fù)的半導(dǎo)體存儲(chǔ)器件。
2.相關(guān)技術(shù)的描述對(duì)諸如隨機(jī)訪問存儲(chǔ)(RAM)集成電路(例如，DRAM、SRAM等)之類半導(dǎo)體器件的測(cè)試，通常由制造者在生產(chǎn)和制造過程中完成，以找出在生產(chǎn)半導(dǎo)體器件的過程中會(huì)發(fā)生在這種器件中的缺陷和故障。缺陷可能由一些因素引起，包括諸如行和列的斷路或短路之類的粒子缺陷、顆粒污染或位缺陷。測(cè)試通常由存儲(chǔ)控制器或處理器(或采用多處理器機(jī)指定的處理器)完成，它們經(jīng)常在含半導(dǎo)體器件的管芯被封裝成芯片之前運(yùn)行測(cè)試程序。
隨機(jī)訪問存儲(chǔ)器通常經(jīng)過數(shù)據(jù)駐留測(cè)試和/或數(shù)據(jù)跨步測(cè)試。在數(shù)據(jù)駐留測(cè)試中，對(duì)存儲(chǔ)的每個(gè)單元寫入并在預(yù)先確定的時(shí)間間隔后檢查，以確定是否發(fā)生影響存儲(chǔ)狀態(tài)的漏電流。在跨步測(cè)試中，以增加或減少地址的次序的方法，對(duì)每個(gè)單元施加讀和/或?qū)懖僮餍蛄小＿@樣的測(cè)試保證使隱藏著的缺陷不會(huì)在操作使用中被首先發(fā)現(xiàn)，從而使最終的產(chǎn)品不可靠。
許多半導(dǎo)體器件，特別是存儲(chǔ)器件，都包括一些在半導(dǎo)體器件上的冗余電路，可應(yīng)用這些電路以代替在測(cè)試當(dāng)中所發(fā)現(xiàn)的不正常工作電路。在存儲(chǔ)器的初始測(cè)試中，有缺陷的元件通過用被稱為冗余元件的無缺陷元件的代替得到修復(fù)。通過使能這樣的冗余電路，該器件即使無法完成特定的測(cè)試也不會(huì)被丟棄。


圖1以框圖的形式描繪了256Mbit的DRAM20。DRAM20包括標(biāo)號(hào)為組<0>到組<7>的八個(gè)存儲(chǔ)組或陣列22a-22h。每個(gè)存儲(chǔ)器組22a-h都是一個(gè)如圖2所展示的32Mbit陣列映像。圖2所示的陣列映像24的結(jié)構(gòu)將陣列映像24分成多個(gè)256K的塊30(為了清楚只標(biāo)一個(gè))。如圖所示，陣列映像24包括標(biāo)號(hào)為DQ<0>到DQ<7>的八個(gè)256K的塊30的垂直條26a-26h，而且陣列映像24的高度為十六條256K的塊30。每個(gè)256K的塊30中的存儲(chǔ)單元(未顯示)以多個(gè)主要行和冗余行進(jìn)行設(shè)置。例如，通常設(shè)置512個(gè)主要行和4個(gè)冗余行。在每個(gè)256K的塊30之間設(shè)置讀出放大器32以讀出存儲(chǔ)在其中存儲(chǔ)單元之中的數(shù)據(jù)。在每個(gè)256K的塊30的垂直條的每一側(cè)設(shè)置字線驅(qū)動(dòng)器34，用以在與特定行地址相關(guān)的每個(gè)256K的塊30中燒制字線。因此，對(duì)于每行在256K的塊30中的存儲(chǔ)單元都將有相關(guān)的字線和字線驅(qū)動(dòng)器。于是，應(yīng)該理解的是，字線驅(qū)動(dòng)器34實(shí)際上包含多個(gè)字線驅(qū)動(dòng)器，每個(gè)字線都有一個(gè)字線驅(qū)動(dòng)器。
在每一個(gè)256K的塊30中，行被指定為奇數(shù)行或偶數(shù)行。因此，每個(gè)字線驅(qū)動(dòng)器34都將燒制與奇數(shù)行相關(guān)或偶數(shù)行相關(guān)的字線。圖3描繪了圖2中256K的塊30的單獨(dú)水平條。字線驅(qū)動(dòng)器34a、34c、34e、34g和34i都將燒制偶數(shù)行字線，而驅(qū)動(dòng)器34b、34d、34f和34h都將燒制奇數(shù)行字線。因此，字線驅(qū)動(dòng)器34a將燒制塊26a中的偶數(shù)行40，字線驅(qū)動(dòng)器34c將燒制塊26b和26c中的偶數(shù)行40，字線驅(qū)動(dòng)器34e將燒制塊26d和26e中的偶數(shù)行40，字線驅(qū)動(dòng)器34g將燒制塊26f和26g中的偶數(shù)行40，而字線驅(qū)動(dòng)器34i將燒制塊26h中的偶數(shù)行40。相反，字線驅(qū)動(dòng)器34b將燒制塊26a和26b中的奇數(shù)行42，字線驅(qū)動(dòng)器34d將燒制塊26c和26d中的奇數(shù)行42，字線驅(qū)動(dòng)器34f將燒制塊26e和26f中的奇數(shù)行42，而字線驅(qū)動(dòng)器34h將燒制塊26g和26h中的奇數(shù)行42。
通過向字線驅(qū)動(dòng)器34施加指定的行地址來訪問存儲(chǔ)單元。通過施加從全局的字線驅(qū)動(dòng)器(未顯示)獲得的地址和相位項(xiàng)來驅(qū)動(dòng)局部的字線驅(qū)動(dòng)器，從而通過一個(gè)行線束激活被選中的單元行，同時(shí)列解碼器(未顯示)將激活列所選擇的電路以訪問在斷開行上所指定存儲(chǔ)單元。因此，選中的行將在所有八個(gè)垂直的條26a-26h上被激活。
如以上所指出的，存儲(chǔ)器通常應(yīng)用存儲(chǔ)單元的冗余行和列，以便于如果在主存儲(chǔ)陣列的行或列中的存儲(chǔ)單元存在缺陷部分的話，則可以冗余存儲(chǔ)單元的整個(gè)行或列來替換。傳統(tǒng)上，通過在管芯上斷開熔絲的特定組合(未顯示)或閉合幾個(gè)熔絲組之一中的反熔絲(未顯示)來完成一個(gè)或更多備用行或列的替換。燒斷所選的熔絲組合以提供與存儲(chǔ)缺陷單元的地址等效的地址。例如，如果缺陷單元有一個(gè)八位的二進(jìn)制地址11011011，則在幾個(gè)熔絲組之一的一組八熔絲中的第三和第六熔絲將被燒斷，從而存儲(chǔ)該地址。比較電路(未顯示)將每個(gè)輸入地址與存儲(chǔ)在熔絲組中的燒斷熔絲地址進(jìn)行比較，從而判定輸入地址是否與一個(gè)燒斷熔絲地址匹配。如果比較電路判定下來是匹配的，則它輸出匹配信號(hào)(通常為一位)。為了響應(yīng)它，冗余行的字線驅(qū)動(dòng)器34將被激活，以訪問替代具有缺陷存儲(chǔ)單元行的冗余行。
但是，在上述用冗余行替代的方法中，存在缺點(diǎn)。存儲(chǔ)單元的冗余行占據(jù)管芯上的空間。因此，需要通過應(yīng)用單獨(dú)位修復(fù)方法來獲得使用最小數(shù)目備用行的最大數(shù)目的修復(fù)。這是不太可能的，因?yàn)椋?dāng)必須用完整的冗余行來替代只有一個(gè)存在缺陷存儲(chǔ)單元的主要行時(shí)，大量的無缺陷存儲(chǔ)單元也必須用冗余行來替代。比如，如果圖3的垂直條26d只有一個(gè)存在缺陷的存儲(chǔ)單元，則當(dāng)使用冗余行來替代缺陷存儲(chǔ)單元所處的行時(shí)，條26a-26h的整個(gè)冗余行都將被使用，即使在其它七條26a-26c和26e-26h中的對(duì)應(yīng)行中沒有缺陷。
因此，就需要一種存儲(chǔ)器件，它可有效使用冗余行來替代缺陷的主要行，從而將所需冗余行的管芯空間降到最小。

發(fā)明內(nèi)容
本發(fā)明克服了與現(xiàn)有技術(shù)相關(guān)的問題，并提供了一種具有分段行修復(fù)結(jié)構(gòu)的存儲(chǔ)器件，它可提供定位或單獨(dú)位修復(fù)的優(yōu)點(diǎn)，從而有效地利用了存儲(chǔ)器件的冗余行。
根據(jù)本發(fā)明，存儲(chǔ)器組的行被分成四段，而且通過選擇性地只禁止一個(gè)段的字線驅(qū)動(dòng)器來提供分段行修復(fù)，其中，有缺陷的存儲(chǔ)單元被定位并用由冗余匹配電路提供的冗余項(xiàng)信號(hào)來使能冗余字線驅(qū)動(dòng)器，從而只選擇整個(gè)行長(zhǎng)度特定部分的冗余行段。通過選擇性地只禁止與缺陷的存儲(chǔ)單元相關(guān)的字線驅(qū)動(dòng)器并將主要行和冗余行分成四段，可完成定位或單獨(dú)位的修復(fù)，從而有效地利用存儲(chǔ)器的冗余行。
從以下對(duì)發(fā)明的詳細(xì)描述中，本發(fā)明的這些和其它優(yōu)點(diǎn)和特征將變得更加明顯，以下的描述結(jié)合附圖提供。
附圖簡(jiǎn)述圖1以框圖的形式描繪了傳統(tǒng)的存儲(chǔ)器件；圖2描繪了圖1的一組存儲(chǔ)器件；
圖3描繪了圖2存儲(chǔ)器組的一個(gè)部分；圖4描繪了根據(jù)本發(fā)明的存儲(chǔ)器件的一部分；圖5描繪了根據(jù)本發(fā)明的存儲(chǔ)器組；圖6描繪了根據(jù)本發(fā)明的行的分段；以及圖7以框圖的形式描繪了處理器系統(tǒng)，其中可使用根據(jù)本發(fā)明的存儲(chǔ)器件。
較佳實(shí)施例的詳細(xì)描述將如圖4-7中描繪的較佳實(shí)施例中闡述地描述本發(fā)明?？墒褂闷渌膶?shí)施例，而且可以在不脫離本發(fā)明精神或范圍的前提下作出結(jié)構(gòu)或邏輯的變化。相同的部分將用相同的標(biāo)號(hào)來表示。
根據(jù)本發(fā)明，所提供的分段行的修復(fù)是通過選擇性地禁止包含缺陷存儲(chǔ)單元行段的字線驅(qū)動(dòng)器并用由冗余匹配電路提供的冗余項(xiàng)信號(hào)使能冗余行段的冗余字線驅(qū)動(dòng)器，從而用冗余行的段來只代替整個(gè)行長(zhǎng)度中只包含缺陷存儲(chǔ)單元的特定段。
圖4描繪了根據(jù)本發(fā)明的具有分段行修復(fù)的存儲(chǔ)器件的一部分。特別地，圖4描繪了字線驅(qū)動(dòng)器34所位于的256K塊30的兩根垂直條之間的區(qū)域。根據(jù)本發(fā)明，可禁止包括缺陷存儲(chǔ)單元行的段的字線驅(qū)動(dòng)器34，并禁止一個(gè)冗余的字線驅(qū)動(dòng)器34，以代替缺陷的存儲(chǔ)單元，這將如以下所描述的。
全局的字線驅(qū)動(dòng)器52通過提供地址項(xiàng)和四個(gè)相位信號(hào)來激活所需的行，這是技術(shù)中所公知的。對(duì)四個(gè)相位信號(hào)的使用可減少每個(gè)256K塊30所需要的地址項(xiàng)的數(shù)目。由此，例如，如果在256K的塊30中有512行，則通過使用四個(gè)相位信號(hào)(128×4＝512)可將地址項(xiàng)的數(shù)目減少到128。四個(gè)相位信號(hào)是全局的相位信號(hào)(GPH)<0>60、GPH<1>62、GPH<2>64以及GPH<3>66。也可提供類似的信號(hào)以激活包括在每個(gè)256K塊30中的冗余行。特別地，冗余行的信號(hào)包括冗余的相位信號(hào)(RPH)<0>70、RPH<1>72、RPH<2>74以及RPH<3>76。根據(jù)本發(fā)明，提供多個(gè)AND(與)門50a-50h。每個(gè)與門50a-50d的第一輸入都與來自全局的驅(qū)動(dòng)器52的四個(gè)全局相位(GPH)信號(hào)60-66中的一個(gè)相連接，而每個(gè)與門50e-50h中的第一輸入都連接于四個(gè)冗余相位(RPH)信號(hào)70-76中的一個(gè)。特別地，與門50a具有連接于信號(hào)GPH<1>62的第一輸入，與門50b具有連接于信號(hào)GPH<0>60的第一輸入，與門50c具有連接于信號(hào)GPH<3>66的第一輸入，與門50d具有連接于信號(hào)GPH<2>64的第一輸入，與門50e具有連接于信號(hào)(RPH)<1>72的第一輸入，與門50f具有連接于信號(hào)(RPH)<0>70的第一輸入，與門50g具有連接于信號(hào)RPH<3>76的第一輸入，而與門50h具有連接于信號(hào)RPH<2>74的第一輸入。每個(gè)與門50a-50d的輸出與256K塊30的主要行的字線驅(qū)動(dòng)器34連接，同時(shí)每個(gè)與門50e-50h的輸出與256K塊30的冗余行的冗余字線驅(qū)動(dòng)器34進(jìn)行連接。從而，與門50a-50h的輸出，與來自總線80上的全局驅(qū)動(dòng)器52的地址項(xiàng)結(jié)合，將驅(qū)動(dòng)所需的字線驅(qū)動(dòng)器34或冗余字線驅(qū)動(dòng)器34以激活在256K塊30中選中的主要行(標(biāo)號(hào)為WL<0:256>)或冗余行(標(biāo)號(hào)為RWL<0:1>和RWL<2:3>)。
根據(jù)本發(fā)明選擇性地禁止字線驅(qū)動(dòng)器和使能冗余字線驅(qū)動(dòng)器如下。根據(jù)本發(fā)明，由匹配電路82提供一對(duì)互補(bǔ)的冗余匹配信號(hào)，RED58和RED*56。信號(hào)RED58被輸入到每個(gè)與門50e-50h的第二輸入。信號(hào)RED*56被輸入到每個(gè)與門50a-50d的第二輸入。匹配電路82將每個(gè)輸入地址與有缺陷存儲(chǔ)單元的地址進(jìn)行比較，后者的地址通常由存儲(chǔ)在熔絲組(未顯示)中的燒斷熔絲地址指定(這在本技術(shù)中是公知的并參考圖1和圖2進(jìn)行了描述)，從而判定輸入地址是否匹配燒斷熔絲地址中的一個(gè)，即有缺陷的存儲(chǔ)單元。如果匹配電路82判定沒有一個(gè)匹配，即所需存儲(chǔ)單元的地址不與有缺陷存儲(chǔ)單元的地址匹配，則不必代替一個(gè)冗余字線，而且可激活合適的主要字線。從匹配電路82輸出的冗余匹配信號(hào)RED58將為低，而因此信號(hào)RED*56將為高。不管輸入到與門50e-50h的RPH信號(hào)70-76的狀態(tài)如何，到與門50e-50h的低輸入的信號(hào)RED58都將引起來自與門50e-50h的低輸出。來自與門50e-50h的低輸出將通過不驅(qū)動(dòng)冗余的字線驅(qū)動(dòng)器34來有效地禁止冗余字線驅(qū)動(dòng)器34。
相反，從匹配電路82輸出的高信號(hào)RED*56被輸入到與門50a-50d的第二輸入，將根據(jù)GPH信號(hào)60-66的狀態(tài)使與門50a-50d之一的輸出為高。全局驅(qū)動(dòng)器52將分別根據(jù)被選中訪問的存儲(chǔ)單元地址和通過線83由匹配電路82規(guī)定的地址，在信號(hào)GPH60-66的一個(gè)相位上輸出高信號(hào)，在對(duì)應(yīng)的信號(hào)RPH70-76上輸出高信號(hào)，并在其它三個(gè)全局和其它三個(gè)冗余相位信號(hào)上輸出低信號(hào)。例如，如果訪問單元的地址要求相位<1>為高，則比如GPH<1>62和RPH<1>72都為高，而冗余的相位信號(hào)將為低。但是應(yīng)該指出的是，根據(jù)所編程的熔絲組匹配哪一個(gè)輸入地址，任何一個(gè)冗余相位信號(hào)RPH70-76都可以為高。輸入到與門50a的高信號(hào)GPH<1>62和高信號(hào)RED*56將使與門50a的輸出為高，該信號(hào)與總線80上的地址項(xiàng)將激活合適的字線驅(qū)動(dòng)器34，從而驅(qū)動(dòng)與它連接的與字線驅(qū)動(dòng)器34相關(guān)的256K塊30的主要行的字線。
現(xiàn)在假設(shè)，比如，匹配電路82判定被訪問單元的地址與缺陷的地址匹配，則需要冗余元件的替代。匹配電路82將輸出高匹配信號(hào)RED58，相應(yīng)地，信號(hào)RED*56將為低。不管輸入到與門50a-50d的GPH信號(hào)60-66的狀態(tài)如何，到與門50a-50d的低輸入的信號(hào)RED*56都將引起來自與門50a-50d的低輸出。來自與門50a-50d的低輸出將有效地禁止256K塊30的主要行的字線驅(qū)動(dòng)器34。
相反，從匹配電路82輸出的高信號(hào)RED58被輸入到與門50e-50h的第二輸入，將根據(jù)RPH信號(hào)70-76的狀態(tài)使與門50e-50h中一個(gè)的輸出為高。如上所指出的，全局驅(qū)動(dòng)器52將分別根據(jù)被選中訪問的存儲(chǔ)單元地址和通過線83由匹配電路82規(guī)定的地址，在信號(hào)GPH60-66的一個(gè)相位上輸出高信號(hào)，在對(duì)應(yīng)的信號(hào)RPH70-76上輸出高信號(hào)，并在其它三個(gè)全局和其它三個(gè)冗余相位信號(hào)上輸出低信號(hào)。例如，如果訪問單元的地址要求相位<1>為高，則比如GPH<1>62和RPH<1>72都為高，而冗余的相位信號(hào)RPH70-76將為低。但是應(yīng)該指出的是，根據(jù)所編程的熔絲組匹配哪一個(gè)輸入地址，任何一個(gè)冗余相位信號(hào)RPH70-76都可以為高。輸入到與門50e的高信號(hào)RPH<1>72和高信號(hào)RED58將使與門50e的輸出為高，該信號(hào)與線80上的地址項(xiàng)將激活合適的冗余字線驅(qū)動(dòng)器34，從而驅(qū)動(dòng)與256K的塊30相連的冗余行的相連冗余字線，諸如例子RWL<0>。
由此，通過結(jié)合相位信號(hào)GPH60-66和RPH70-76，以及冗余匹配信號(hào)RED58和RED*56來使用與門50a-50h，可以禁止只與256K塊主要行一部分中的缺陷單元相關(guān)的字線驅(qū)動(dòng)器34，并使能與冗余行一部分相關(guān)的冗余字線驅(qū)動(dòng)器34來代替缺陷的單元。
圖5描繪了根據(jù)本發(fā)明，怎樣使主要行的一部分可被選擇性地禁止并用冗余行的對(duì)應(yīng)部分進(jìn)行代替。圖5以框圖的形式描繪了根據(jù)本發(fā)明的32Mbit的組124。如圖5所示，匹配電路82包括邏輯部分84。另外，邏輯部分84可與匹配電路82分開。匹配信號(hào)RED58和RED*56在組124的每個(gè)垂直條26a-26h和垂直條26a及26h的外邊緣之間運(yùn)行。相位信號(hào)GPH60-66以及RPH70-76在每個(gè)水平條和水平條的外邊緣(為了清楚圖5中未顯示)之間運(yùn)行。圖4所示的包括字線和冗余字線驅(qū)動(dòng)器34以及與門50a-50h的電路，也可設(shè)置在每個(gè)垂直條26a-26h以及條26a和26h的外邊緣之間，即設(shè)置在每個(gè)垂直條26a-26h和每個(gè)水平條之間的字線驅(qū)動(dòng)器34和讀出放大器32交叉的區(qū)域中。邏輯84根據(jù)所訪問單元的地址來選擇性地控制匹配信號(hào)RED58和RED*56施加到垂直條26a-26h上。
舉例來說，在位于垂直條26d中第一水平條中的256K塊30的奇數(shù)行中有缺陷的元件90。將輸入單元地址與缺陷的單元地址進(jìn)行比較，并作出匹配的判定。相應(yīng)地，缺陷的元件必須用冗余元件代替。匹配電路82將向邏輯84提供高匹配信號(hào)RED58和低匹配信號(hào)RED*56。邏輯84根據(jù)單元地址將只在位于垂直條26c和26d之間的信號(hào)線56和58上提供這些信號(hào)，以禁止主要的字線驅(qū)動(dòng)器34并使能冗余的字線驅(qū)動(dòng)器34，如參考圖4所描述的，只有垂直條26c和26d中的256K塊30。其它的垂直條將接收低的匹配信號(hào)RED58，從而使能與其它垂直條中主要行相關(guān)的字線驅(qū)動(dòng)器34。
因此，只有單獨(dú)的段將被冗余段替代。在圖6中示出了根據(jù)本發(fā)明的行的分段。如圖6所示，一組存儲(chǔ)器的每個(gè)行被分成標(biāo)號(hào)為段<0>到段<3>的四段。對(duì)于奇數(shù)行42，段<0>包括256K的塊30DQ<0>和DQ<1>，段<1>包括256K的塊30DQ<2>和DQ<3>，段<2>包括256K的塊30DQ<4>和DQ<5>，而段<3>包括256K的塊30DQ<6>和DQ<7>。對(duì)于偶數(shù)行40，段<0>包括256K的塊30DQ<0>和DQ<7>，段<1>包括256K的塊30DQ<1>和DQ<2>，段<2>包括256K的塊30DQ<3>和DQ<4>，而段<3>包括256K的塊30DQ<5>和DQ<6>。
由此，當(dāng)只有單獨(dú)的段，諸如上例中包括垂直條26d(DQ<3>)中奇數(shù)行的段<1>被禁止時(shí)，可仍舊使用冗余行的其余段來修復(fù)在該條中其它256K塊30中的其它缺陷單元。應(yīng)該理解的是，在每行中可修復(fù)超過一個(gè)的段，即如果需要，邏輯84可向超過一個(gè)的段提供高的匹配信號(hào)RED58。在串故障的情況中，即其中幾個(gè)缺陷的元件位于一個(gè)區(qū)域中，如果需要，仍然可以利用同一水平條上的冗余行來代替整個(gè)行，或從其它的水平條借整個(gè)一冗余行以代替整個(gè)行，或通過選擇性地向一個(gè)或更多段施加高的冗余匹配信號(hào)RED58來代替整個(gè)一行的一部分。
由此，根據(jù)本發(fā)明，存儲(chǔ)器組的行被分成四段，而且通過選擇性地禁止字線驅(qū)動(dòng)器的僅僅一個(gè)段來提供分段行修復(fù)，其中缺陷的存儲(chǔ)單元被定位并用冗余項(xiàng)信號(hào)使能冗余的字線驅(qū)動(dòng)器，從而只選擇冗余行分段的整個(gè)行長(zhǎng)度的特定部分。通過選擇性地只禁止與缺陷存儲(chǔ)單元相關(guān)的字線驅(qū)動(dòng)器并將主要及冗余行分成四個(gè)段，可完成定位或單獨(dú)位的修復(fù)，從而有效地使用存儲(chǔ)器的冗余行。
在圖7中的200總地描繪了包括根據(jù)本發(fā)明的存儲(chǔ)器的典型的基于處理器的系統(tǒng)。計(jì)算機(jī)系統(tǒng)是一種具有包括存儲(chǔ)器的數(shù)字電路的典型系統(tǒng)。多數(shù)傳統(tǒng)的計(jì)算機(jī)包括允許存儲(chǔ)大量數(shù)據(jù)的存儲(chǔ)器。該數(shù)據(jù)在計(jì)算機(jī)的操作中被訪問。其它類型的專用處理系統(tǒng)，比如無線電系統(tǒng)、電視系統(tǒng)、GPS接收系統(tǒng)、電話和電話系統(tǒng)也包含了可利用本發(fā)明的存儲(chǔ)器。
基于處理器的系統(tǒng)，比如計(jì)算機(jī)系統(tǒng)，通常包含中央處理單元(CPU)210，比如，通過總線270與一個(gè)或更多個(gè)輸入/輸出(I/O)設(shè)備240通訊的微處理器。計(jì)算機(jī)系統(tǒng)200還包括諸如DRAM260的隨機(jī)訪問存儲(chǔ)器(RAM)，而且在該情況下，計(jì)算機(jī)系統(tǒng)可包括諸如通過總線270與CPU210通訊的軟盤驅(qū)動(dòng)器220和壓縮磁盤(CD)ROM驅(qū)動(dòng)器230之類的外圍設(shè)備。RAM260最好以集成電路構(gòu)成，該電路包括允許如先前參考圖4-6所描述的分段行修復(fù)的電路。在單片的IC芯片上集成存儲(chǔ)器210和處理器260也是可以的。
應(yīng)該指出的是，雖然描述本發(fā)明的較佳實(shí)施例是應(yīng)用于具有典型的可尋址結(jié)構(gòu)行的256Mbit存儲(chǔ)DRAM器件，但本發(fā)明并不局限于此，它可以應(yīng)用于具有其它結(jié)構(gòu)或大小的存儲(chǔ)器。另外，雖然本發(fā)明是參考將行分成四段進(jìn)行描述的，但本發(fā)明并不局限于此，它可使用任何數(shù)目的行。
雖然以上已經(jīng)描述并展示了本發(fā)明的較佳實(shí)施例，但應(yīng)該理解的是，這些是本發(fā)明的示例，并不能被當(dāng)作是本發(fā)明的限制。可在不脫離本發(fā)明的精神和范圍的前提下作出添加、刪除、替換和其它修改。相應(yīng)地，本發(fā)明并不能被當(dāng)作是受了上述描述的限制，本發(fā)明只受所附權(quán)利要求范圍的限制。
權(quán)利要求
1.一種存儲(chǔ)器件，它包含第一存儲(chǔ)器組，它包括設(shè)置在水平條和垂直條中的多個(gè)存儲(chǔ)器塊，每個(gè)存儲(chǔ)器塊的所述水平條被分成多個(gè)段，所述多個(gè)存儲(chǔ)器塊中的每一個(gè)都包括多行主要存儲(chǔ)單元和至少一行冗余存儲(chǔ)單元；多個(gè)字線，用于訪問所述存儲(chǔ)器塊的主要和冗余存儲(chǔ)單元，所述多個(gè)字線中的每一個(gè)都分別由多個(gè)驅(qū)動(dòng)器中的一個(gè)驅(qū)動(dòng)；以及電路，用于選擇性禁止與主要存儲(chǔ)單元行相關(guān)的一個(gè)字線驅(qū)動(dòng)器，其中缺陷的存儲(chǔ)單元位于所述的一個(gè)段之中，并使能與冗余存儲(chǔ)單元行相關(guān)的字線的一個(gè)驅(qū)動(dòng)器，從而用所述的冗余存儲(chǔ)單元行來代替只在所述缺陷存儲(chǔ)單元所處的一個(gè)段中的所述主要存儲(chǔ)單元行。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，至少一個(gè)所述的段跨過所述存儲(chǔ)器塊的至少兩個(gè)鄰近的垂直條。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述的電路還包含多個(gè)邏輯門，所述多個(gè)邏輯門中的每一個(gè)都具有耦連于相關(guān)字線驅(qū)動(dòng)器的輸出，其中，所述的與主要存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器根據(jù)多個(gè)邏輯門中的一個(gè)所述輸出被禁止，所述的與冗余存儲(chǔ)單元相關(guān)的各個(gè)字線驅(qū)動(dòng)器根據(jù)多個(gè)邏輯門的另一個(gè)所述輸出被使能。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器件，其特征在于，還根據(jù)所述缺陷存儲(chǔ)單元地址的一部分，使能所述的與所述冗余存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，并禁止與所述缺陷存儲(chǔ)單元所處的所述主要存儲(chǔ)單元行相關(guān)的各個(gè)所述字線驅(qū)動(dòng)器。
5.根據(jù)權(quán)利要求3所述的存儲(chǔ)器件，其特征在于，所述的多個(gè)邏輯門中的每一個(gè)都是與門，該門具有與多個(gè)第一控制信號(hào)耦連的第一輸入以及與多個(gè)第二控制信號(hào)耦連的第二輸入。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器件，其特征在于，所述的多個(gè)第一控制信號(hào)是各個(gè)相位信號(hào)。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器件，其特征在于，還包含提供所述各個(gè)相位信號(hào)的全局驅(qū)動(dòng)電路。
8.根據(jù)權(quán)利要求6所述的存儲(chǔ)器件，其特征在于，所述的各個(gè)相位信號(hào)是根據(jù)被訪問存儲(chǔ)單元的地址來決定的。
9.根據(jù)權(quán)利要求6所述的存儲(chǔ)器件，其特征在于，所述的多個(gè)第二控制信號(hào)包括冗余匹配信號(hào)和與冗余匹配信號(hào)互補(bǔ)的信號(hào)。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器件，其特征在于，還包含匹配電路，用于將輸入存儲(chǔ)單元地址與所述缺陷的存儲(chǔ)單元地址進(jìn)行比較，如果所述的輸入存儲(chǔ)單元地址匹配所述缺陷的存儲(chǔ)單元的地址，則為所述冗余匹配信號(hào)輸出高信號(hào)，而為所述的與所述冗余匹配信號(hào)互補(bǔ)的所述信號(hào)輸出低信號(hào)。
11.根據(jù)權(quán)利要求10所述的存儲(chǔ)器件，其特征在于，所述冗余匹配信號(hào)的高信號(hào)將使能所述與冗余存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，而所述與冗余匹配信號(hào)互補(bǔ)的信號(hào)的低信號(hào)將禁止與所述缺陷存儲(chǔ)單元所處的主要存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器。
12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器件，其特征在于，還包含邏輯電路，只向在所述缺陷存儲(chǔ)單元所處的段中的字線驅(qū)動(dòng)器提供所述的高信號(hào)和所述的低信號(hào)。
13.根據(jù)權(quán)利要求10所述的存儲(chǔ)器件，其特征在于，所述的匹配電路還包含多個(gè)可編程的元件，可存儲(chǔ)所述缺陷存儲(chǔ)單元的所述地址。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器件，其特征在于，所述的可編程元件是熔絲。
15.根據(jù)權(quán)利要求1所述的存儲(chǔ)器件，其特征在于，所述的電路還可以選擇性的禁止與第二缺陷存儲(chǔ)單元在第二所述段中所處的主要單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，并使能與所述第二段中冗余存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，從而用所述第二段中所述冗余存儲(chǔ)單元行的一部分代替所述第二缺陷存儲(chǔ)單元所處的第二段中的主要存儲(chǔ)單元行。
16.一種存儲(chǔ)電路，用于修復(fù)半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)器塊行的一部分，所述存儲(chǔ)器塊的每一個(gè)都具有多行對(duì)應(yīng)的主要存儲(chǔ)單元和至少一行冗余存儲(chǔ)單元，所述多行主要存儲(chǔ)單元中的每一行以及所述至少一行冗余存儲(chǔ)單元都具有分別通過各個(gè)驅(qū)動(dòng)器驅(qū)動(dòng)的相關(guān)字線，所述的存儲(chǔ)電路包含第一電路，將在所述存儲(chǔ)器件中要被訪問的存儲(chǔ)單元的輸入地址與在所述存儲(chǔ)器件中缺陷的存儲(chǔ)單元的地址進(jìn)行比較，并根據(jù)所述的比較輸出一對(duì)互補(bǔ)的控制信號(hào)；第二電路，根據(jù)所述的要被訪問的存儲(chǔ)單元的輸入地址提供多個(gè)相位信號(hào)；以及多個(gè)邏輯門，所述的多個(gè)邏輯門中的每一個(gè)都具有連接于多個(gè)驅(qū)動(dòng)器中一個(gè)的輸出、連接于所述多個(gè)相位信號(hào)中相應(yīng)一個(gè)的第一輸入以及連接于所述互補(bǔ)控制信號(hào)對(duì)之一的第二輸入，其中，如果所述要訪問的存儲(chǔ)單元的輸入地址與缺陷的存儲(chǔ)單元的地址匹配，則所述的互補(bǔ)控制信號(hào)對(duì)和多個(gè)相位信號(hào)將使所述的多個(gè)邏輯門選擇性地禁止所述缺陷存儲(chǔ)單元所處的存儲(chǔ)器塊行中的存儲(chǔ)器塊的相應(yīng)一個(gè)主要存儲(chǔ)單元行的驅(qū)動(dòng)器，并使能所述存儲(chǔ)器塊中至少一個(gè)冗余存儲(chǔ)單元行的驅(qū)動(dòng)器，從而用所述的至少一個(gè)冗余存儲(chǔ)單元行來代替所述存儲(chǔ)器組中的所述主要存儲(chǔ)單元行，而并非代替至少一個(gè)其它所述的多個(gè)存儲(chǔ)器塊中的對(duì)應(yīng)主要單元行。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器，其特征在于，所述的多個(gè)邏輯門是與門。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器，其特征在于，所述的多個(gè)相位信號(hào)包括四個(gè)相位信號(hào)。
19.一種存儲(chǔ)器件，包含存儲(chǔ)器陣列，它包含至少一行主要存儲(chǔ)單元；至少一個(gè)主要行字線，用于訪問所述的主要存儲(chǔ)單元，所述的至少一個(gè)主要行字線被分成多個(gè)段，每個(gè)段都能訪問所述主要存儲(chǔ)單元的各個(gè)部分；至少一行冗余存儲(chǔ)單元；至少一個(gè)冗余行字線，用于訪問所述的冗余存儲(chǔ)單元，所述的至少一個(gè)冗余行字線被分成多個(gè)段，每個(gè)段都能訪問所述冗余存儲(chǔ)單元的一部分；以及可編程邏輯電路，它被選擇性地編程，從而在存儲(chǔ)器訪問操作中用冗余的行字線段來代替與缺陷的存儲(chǔ)單元相關(guān)的至少一個(gè)所述的主要行字線段。
20.根據(jù)權(quán)利要求19所述的存儲(chǔ)器件，其特征在于，所述的可編程邏輯電路還包括多個(gè)與門，多個(gè)所述與門中的每一個(gè)都具有與多個(gè)第一控制信號(hào)耦連的第一輸入、與多個(gè)第二控制信號(hào)耦連以進(jìn)行接收的第二輸入以及分別與所述一個(gè)主要行字線及冗余行字線相關(guān)的驅(qū)動(dòng)器耦連的輸出。
21.根據(jù)權(quán)利要求20所述的存儲(chǔ)器件，其特征在于，所述的多個(gè)第一控制信號(hào)是各個(gè)相位信號(hào)。
22.根據(jù)權(quán)利要求20所述的存儲(chǔ)器件，其特征在于，還包含匹配電路，將輸入存儲(chǔ)單元地址與所述損失的存儲(chǔ)單元地址進(jìn)行比較，并根據(jù)所述的比較輸出所述的多個(gè)第二控制信號(hào)。
23.一種處理器系統(tǒng)，包含中央處理單元；以及與所述處理單元相連的存儲(chǔ)器件，以從所述的中央處理單元接收數(shù)據(jù)并向其提供數(shù)據(jù)，所述的存儲(chǔ)器件包含第一存儲(chǔ)器組，它包括設(shè)置在水平條和垂直條中的多個(gè)存儲(chǔ)器塊，每個(gè)存儲(chǔ)器塊的所述水平條被分成多個(gè)段，所述多個(gè)存儲(chǔ)器塊中的每一個(gè)都包括多行主要存儲(chǔ)單元和至少一行冗余存儲(chǔ)單元；多個(gè)字線，用于訪問所述存儲(chǔ)器塊的主要和冗余存儲(chǔ)單元，所述多個(gè)字線中的每一個(gè)都分別由多個(gè)驅(qū)動(dòng)器中的一個(gè)驅(qū)動(dòng)；以及電路，用于選擇性禁止各個(gè)與主要存儲(chǔ)單元行相關(guān)的字線驅(qū)動(dòng)器，其中缺陷的存儲(chǔ)單元被定位在所述的一個(gè)段之中，并使能與冗余存儲(chǔ)單元行相關(guān)的字線的各個(gè)驅(qū)動(dòng)器，從而用所述的冗余存儲(chǔ)單元行來代替只在所述缺陷存儲(chǔ)單元所處的一個(gè)段中的所述主要存儲(chǔ)單元行。
24.根據(jù)權(quán)利要求23所述的處理器系統(tǒng)，其特征在于，至少一個(gè)所述的段跨過所述存儲(chǔ)器塊的至少兩個(gè)鄰近的垂直條。
25.根據(jù)權(quán)利要求23所述的處理器系統(tǒng)，其特征在于，所述的電路還包含多個(gè)邏輯門，所述多個(gè)邏輯門中的每一個(gè)都具有耦連于相關(guān)字線驅(qū)動(dòng)器的輸出，其中，所述的與主要存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器根據(jù)多個(gè)邏輯門中的一個(gè)所述輸出被禁止，所述的與冗余存儲(chǔ)單元相關(guān)的各個(gè)字線驅(qū)動(dòng)器根據(jù)多個(gè)邏輯門的另一個(gè)所述輸出被使能。
26.根據(jù)權(quán)利要求25所述的處理器系統(tǒng)，其特征在于，還根據(jù)所述缺陷存儲(chǔ)單元地址的一部分，使能所述的與所述冗余存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，并禁止與所述缺陷存儲(chǔ)單元所處的所述主要存儲(chǔ)單元行相關(guān)的各個(gè)所述字線驅(qū)動(dòng)器。
27.根據(jù)權(quán)利要求26所述的處理器系統(tǒng)，其特征在于，所述的多個(gè)邏輯門中的每一個(gè)都是與門，該門具有與多個(gè)第一控制信號(hào)耦連的第一輸入以及與多個(gè)第二控制信號(hào)耦連的第二輸入。
28.根據(jù)權(quán)利要求27所述的處理器系統(tǒng)，其特征在于，所述的多個(gè)第一控制信號(hào)是各個(gè)相位信號(hào)。
29.根據(jù)權(quán)利要求28所述的處理器系統(tǒng)，其特征在于，還包含提供所述各個(gè)相位信號(hào)的全局驅(qū)動(dòng)電路。
30.根據(jù)權(quán)利要求28所述的處理器系統(tǒng)，其特征在于，所述的各個(gè)相位信號(hào)是根據(jù)被訪問存儲(chǔ)單元的地址來決定的。
31.根據(jù)權(quán)利要求28所述的處理器系統(tǒng)，其特征在于，所述的多個(gè)第二控制信號(hào)包括冗余匹配信號(hào)和與冗余匹配信號(hào)互補(bǔ)的信號(hào)。
32.根據(jù)權(quán)利要求31所述的處理器系統(tǒng)，其特征在于，還包含匹配電路，用于將輸入存儲(chǔ)單元地址與所述缺陷的存儲(chǔ)單元地址進(jìn)行比較，如果所述的輸入存儲(chǔ)單元地址匹配所述缺陷的存儲(chǔ)單元的地址，則為所述冗余匹配信號(hào)輸出高信號(hào)，而為所述的與所述冗余匹配信號(hào)互補(bǔ)的所述信號(hào)輸出低信號(hào)。
33.根據(jù)權(quán)利要求32所述的處理器系統(tǒng)，其特征在于，所述冗余匹配信號(hào)的高信號(hào)將使能所述與冗余存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，而所述與冗余匹配信號(hào)互補(bǔ)的信號(hào)的低信號(hào)將禁止與所述缺陷存儲(chǔ)單元所處的主要存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器。
34.根據(jù)權(quán)利要求33所述的處理器系統(tǒng)，其特征在于，還包含邏輯電路，只向在所述缺陷存儲(chǔ)單元所處的段中的字線驅(qū)動(dòng)器提供所述的高信號(hào)和所述的低信號(hào)。
35.根據(jù)權(quán)利要求32所述的處理器系統(tǒng)，其特征在于，所述的匹配電路還包含多個(gè)可編程的元件，可存儲(chǔ)所述缺陷存儲(chǔ)單元的所述地址。
36.根據(jù)權(quán)利要求35所述的處理器系統(tǒng)，其特征在于，所述的可編程元件是熔絲。
37.根據(jù)權(quán)利要求23所述的處理器系統(tǒng)，其特征在于，所述的電路還可以選擇性的禁止與第二缺陷存儲(chǔ)單元在第二所述段中所處的主要單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，并使能與所述第二段中冗余存儲(chǔ)單元行相關(guān)的各個(gè)字線驅(qū)動(dòng)器，從而用所述第二段中所述冗余存儲(chǔ)單元行的一部分代替所述第二缺陷存儲(chǔ)單元所處的第二段中的主要存儲(chǔ)單元行。
38.根據(jù)權(quán)利要求23所述的處理器系統(tǒng)，其特征在于，所述的中央處理單元和所述的存儲(chǔ)器件在同一芯片上。
39.一種處理器系統(tǒng)，包含中央處理單元；以及與所述中央處理單元相連的存儲(chǔ)器件，以從所述的中央處理單元接收數(shù)據(jù)并向其提供數(shù)據(jù)，所述的存儲(chǔ)器件包含多個(gè)存儲(chǔ)器塊，每個(gè)存儲(chǔ)器塊都具有多行主要存儲(chǔ)單元和至少一行冗余存儲(chǔ)單元，所述的多行主要存儲(chǔ)單元中的每一行以及至少一行冗余存儲(chǔ)單元都具有分別由多個(gè)驅(qū)動(dòng)器中的一個(gè)驅(qū)動(dòng)的相關(guān)的字線；以及存儲(chǔ)器電路，用于修復(fù)所述多個(gè)存儲(chǔ)器塊行的一部分，所述的存儲(chǔ)器電路包含第一電路，將在所述存儲(chǔ)器件中要被訪問的存儲(chǔ)單元的輸入地址與在所述存儲(chǔ)器件中缺陷的存儲(chǔ)單元的地址進(jìn)行比較，并根據(jù)所述的比較輸出一對(duì)互補(bǔ)的控制信號(hào)；第二電路，根據(jù)所述的要被訪問的存儲(chǔ)單元的輸入地址提供多個(gè)相位信號(hào)；以及多個(gè)邏輯門，所述的多個(gè)邏輯門中的每一個(gè)都具有連接于多個(gè)驅(qū)動(dòng)器中一個(gè)的輸出、分別連接于所述多個(gè)相位信號(hào)的第一輸入以及連接于所述互補(bǔ)控制信號(hào)對(duì)之一的第二輸入，其中，如果所述要訪問的存儲(chǔ)單元的輸入地址與缺陷的存儲(chǔ)單元的地址匹配，則所述的互補(bǔ)控制信號(hào)對(duì)和多個(gè)相位信號(hào)將使所述的多個(gè)邏輯門選擇性地禁止所述缺陷存儲(chǔ)單元所處的存儲(chǔ)器塊行中的存儲(chǔ)器塊的各個(gè)主要存儲(chǔ)單元行的驅(qū)動(dòng)器，并使能所述存儲(chǔ)器塊中至少一個(gè)冗余存儲(chǔ)單元行，從而用所述的至少一個(gè)冗余存儲(chǔ)單元行來代替所述存儲(chǔ)器組中的所述主要存儲(chǔ)單元行，而并非代替至少一個(gè)其它所述的多個(gè)存儲(chǔ)器塊中的對(duì)應(yīng)主要單元行。
40.根據(jù)權(quán)利要求39所述的處理器系統(tǒng)，其特征在于，所述的多個(gè)邏輯門是與門。
41.根據(jù)權(quán)利要求39所述的處理器系統(tǒng)，其特征在于，所述的多個(gè)相位信號(hào)包括四個(gè)相位信號(hào)。
42.根據(jù)權(quán)利要求39所述的處理器系統(tǒng)，其特征在于，所述的中央處理單元和所述的存儲(chǔ)器件在同一芯片上。
43.一種處理器系統(tǒng)，包含中央處理單元；以及與所述中央處理單元相連的存儲(chǔ)器件，從而從中央處理單元接收數(shù)據(jù)并向其提供數(shù)據(jù)，所述的存儲(chǔ)器件包含包含至少一行主要存儲(chǔ)單元的存儲(chǔ)器陣列；至少一個(gè)主要行字線，用于訪問所述的主要存儲(chǔ)單元，所述至少一個(gè)主要行字線被分成多個(gè)段，每個(gè)段都能訪問所述主要存儲(chǔ)單元的各個(gè)部分；至少一行冗余存儲(chǔ)單元；至少一個(gè)冗余行字線，用于訪問所述的冗余存儲(chǔ)單元，所述的至少一個(gè)冗余行字線被分成多個(gè)段，每個(gè)段都能訪問所述冗余存儲(chǔ)單元的一部分；以及可編程邏輯電路，它被選擇性地編程，從而在存儲(chǔ)器訪問操作中用冗余的行字線段來代替與缺陷的存儲(chǔ)單元相關(guān)的至少一個(gè)所述的主要行字線段。
44.根據(jù)權(quán)利要求43所述的處理器系統(tǒng)，其特征在于，所述的可編程邏輯電路還包括多個(gè)與門，多個(gè)所述與門中的每一個(gè)都具有與多個(gè)第一控制信號(hào)耦連的第一輸入、與多個(gè)第二控制信號(hào)耦連以進(jìn)行接收的第二輸入以及分別與所述一個(gè)主要行字線及冗余行字線相關(guān)的驅(qū)動(dòng)器耦連的輸出。
45.根據(jù)權(quán)利要求44所述的處理器系統(tǒng)，其特征在于，所述的多個(gè)第一控制信號(hào)是各個(gè)相位信號(hào)。
46.根據(jù)權(quán)利要求44所述的處理器系統(tǒng)，其特征在于，還包含匹配電路，將輸入存儲(chǔ)單元地址與所述損失的存儲(chǔ)單元地址進(jìn)行比較，并根據(jù)所述的比較輸出所述的多個(gè)第二控制信號(hào)。
47.一種修復(fù)存儲(chǔ)器件中至少一個(gè)缺陷存儲(chǔ)單元的方法，該方法包含將多行主要存儲(chǔ)單元行以及至少一行冗余存儲(chǔ)單元分成多個(gè)段，從而每個(gè)段對(duì)應(yīng)所述存儲(chǔ)器件的至少兩行的塊；禁止只在所述的至少一個(gè)缺陷存儲(chǔ)單元所處的段中的主要存儲(chǔ)單元行；使能所述段中至少一個(gè)冗余存儲(chǔ)單元；以及只在所述至少一個(gè)缺陷存儲(chǔ)單元所處的段中，用所述的至少一個(gè)冗余存儲(chǔ)單元行來修復(fù)所述的主要單元行。
48.根據(jù)權(quán)利要求47所述的方法，其特征在于，所述分段的步驟還包含將多行主要存儲(chǔ)單元行和至少一行冗余存儲(chǔ)單元分成多個(gè)段，從而每個(gè)段對(duì)應(yīng)所述存儲(chǔ)器件中的至少兩個(gè)鄰近行塊。
49.根據(jù)權(quán)利要求47所述的方法，其特征在于，所述禁止步驟還包括將存儲(chǔ)單元的輸入地址與至少一個(gè)缺陷存儲(chǔ)單元的地址進(jìn)行比較；以及如果所述的存儲(chǔ)單元的輸入地址與所述的至少一個(gè)缺陷存儲(chǔ)單元的地址匹配，則向第一邏輯電路提供第一控制信號(hào)，其中，所述第一邏輯電路的輸出禁止了只在所述至少一個(gè)缺陷存儲(chǔ)單元所處的所述段中的主要存儲(chǔ)單元行。
50.根據(jù)權(quán)利要求49所述的方法，其特征在于，所述的第一邏輯電路是與門，所述的方法還包含向所述與門的第一輸入輸入所述的第一控制信號(hào)；向所述與門的第二輸入輸入第一相位信號(hào)，所述的第一相位信號(hào)根據(jù)所述的一部分輸入地址；以及提供所述與門的所述輸出，以禁止只在所述至少一個(gè)缺陷存儲(chǔ)單元所處的所述段中的主要存儲(chǔ)單元行。
51.根據(jù)權(quán)利要求50所述的方法，其特征在于，所述的使能步驟還包含向第二邏輯電路提供第二控制信號(hào)，所述的第二控制信號(hào)與所述的第一控制信號(hào)互補(bǔ)，其中，所述第二邏輯電路的輸出使能所述段中至少一個(gè)冗余存儲(chǔ)單元行。
52.根據(jù)權(quán)利要求51所述的方法，其特征在于，所述的第二邏輯電路是第二與門，所述的方法還包含向所述第二與門的第一輸入輸入所述的第二控制信號(hào)；向所述第二與門的第二輸入輸入第二相位信號(hào)，所述的第二相位信號(hào)根據(jù)所述的一部分輸入地址；以及提供所述第二與門的所述輸出，以使能所述段中至少一個(gè)冗余存儲(chǔ)單元行。
53.一種修復(fù)存儲(chǔ)器件中的缺陷存儲(chǔ)單元的方法，所述的方法包含定位所述存儲(chǔ)器件中的所述缺陷的存儲(chǔ)單元；驗(yàn)證所述缺陷存儲(chǔ)單元所處的存儲(chǔ)器塊行的段；禁止只在所述驗(yàn)證段中與所述缺陷存儲(chǔ)單元所處的主要存儲(chǔ)單元相關(guān)的驅(qū)動(dòng)器；使能只在所述驗(yàn)證段中與冗余存儲(chǔ)單元行相關(guān)的驅(qū)動(dòng)器；以及只在所述驗(yàn)證的段中用所述的冗余存儲(chǔ)單元行修復(fù)所述的缺陷存儲(chǔ)單元。
全文摘要
披露了一種具有分段行修復(fù)結(jié)構(gòu)的存儲(chǔ)器件，它提供了單獨(dú)位修復(fù)的優(yōu)點(diǎn)，從而有效地使用了存儲(chǔ)器件的冗余行。存儲(chǔ)器件的行被分成四段，并且通過選擇性地禁止缺陷存儲(chǔ)單元所處的主要行的僅一個(gè)段的字線驅(qū)動(dòng)器并用由冗余匹配電路提供的冗余項(xiàng)信號(hào)來使能冗余字線驅(qū)動(dòng)器，從而用冗余行的段來代替整個(gè)行長(zhǎng)度的特定段，以提供分段行修復(fù)。通過選擇性地禁止只與缺陷存儲(chǔ)單元相關(guān)的字線驅(qū)動(dòng)器并將主要及冗余行分成四個(gè)段，可完成定位或單獨(dú)位的修復(fù)，從而有效地利用存儲(chǔ)器件的冗余行。
文檔編號(hào)G11C29/04GK1636260SQ01813103
公開日2005年7月6日 申請(qǐng)日期2001年6月7日 優(yōu)先權(quán)日2000年6月14日
發(fā)明者B·基斯 申請(qǐng)人:微米技術(shù)股份有限公司