二信號(hào)路徑的選擇，在低功耗模式和高效訪問(wèn)模式之間切換。所述處理器系統(tǒng)例如根據(jù)系統(tǒng)時(shí)鐘頻率選擇嵌入式存儲(chǔ)器的訪問(wèn)路徑。例如，在處理器頻率較高時(shí)，處理器從高速緩沖存儲(chǔ)器獲取指令和/或操作數(shù)，在處理器頻率較低時(shí)，處理器從嵌入式存儲(chǔ)器直接獲取指令和/或操作數(shù)。因而，該處理器系統(tǒng)可以兼顧處理器的運(yùn)行效率和功耗，并且降低芯片成本。
【附圖說(shuō)明】
[0032]通過(guò)以下參照附圖對(duì)本實(shí)用新型實(shí)施例的描述，本實(shí)用新型的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0033]圖1示出根據(jù)本實(shí)用新型的第一實(shí)施例的處理器系統(tǒng)的示意性框圖；
[0034]圖2示出根據(jù)本實(shí)用新型的第二實(shí)施例的處理器系統(tǒng)的示意性框圖；
[0035]圖3示出根據(jù)本實(shí)用新型的第三實(shí)施例的處理器系統(tǒng)的示意性框圖；
[0036]圖4示出根據(jù)本實(shí)用新型的第四實(shí)施例的訪問(wèn)嵌入式存儲(chǔ)器的方法的流程圖；
[0037]圖5示出根據(jù)本實(shí)用新型的第五實(shí)施例的存儲(chǔ)器擴(kuò)展方法的流程圖；
[0038]圖6示出根據(jù)本實(shí)用新型的第六實(shí)施例的程序升級(jí)方法的流程圖；
[0039]圖7示出圖6中升級(jí)文件寫(xiě)入操作的流程圖；以及
[0040]圖8至10示出在程序升級(jí)方法的不同步驟中的存儲(chǔ)器操作示意性框圖。
【具體實(shí)施方式】
[0041]以下將參照附圖更詳細(xì)地描述本實(shí)用新型的各種實(shí)施例。在各個(gè)附圖中，相同的元件采用相同或類似的附圖標(biāo)記來(lái)表示。為了清楚起見(jiàn)，附圖中的各個(gè)部分沒(méi)有按比例繪制。
[0042]本實(shí)用新型可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0043]圖1示出根據(jù)本實(shí)用新型的第一實(shí)施例的處理器系統(tǒng)的示意性框圖。該處理器系統(tǒng)包括片上系統(tǒng)(SoC) 100。所述片上系統(tǒng)100包括中央處理器(CPU) 101、高速緩沖存儲(chǔ)器(CACHE)102、第一選擇器103和嵌入式存儲(chǔ)器104(例如，可編程存儲(chǔ)器，S卩OTP或MTP)。
[0044]在處理器系統(tǒng)中，中央處理器101用于執(zhí)行指令。高速緩沖存儲(chǔ)器102與中央處理器101連接，用于緩存中央處理器101所需的指令和/或操作數(shù)。高速緩沖存儲(chǔ)器102經(jīng)由第一選擇器103連接至嵌入式存儲(chǔ)器104。
[0045]第一選擇器103，包括分別與嵌入式存儲(chǔ)器104、中央處理器101、高速緩沖存儲(chǔ)器102相連的第一至第三端口；例如，第一選擇器103與嵌入式存儲(chǔ)器104之間經(jīng)由第一端口傳送控制信號(hào)，第一選擇器103與中央處理器101經(jīng)由第二端口傳送控制信號(hào);第一選擇器103與高速緩沖存儲(chǔ)器102之間經(jīng)由第三端口傳送控制信號(hào)。
[0046]第一選擇器103提供控制信號(hào)的路由功能。在該實(shí)施例中，控制信號(hào)例如是嵌入式存儲(chǔ)器的讀寫(xiě)信號(hào)。從圖1可以看出，第一選擇器103可以選擇嵌入式存儲(chǔ)器104與中央處理器101之間的第一信號(hào)路徑。此外，第一選擇器103還可以選擇高速緩沖存儲(chǔ)器102與中央處理器101的第二信號(hào)路徑。
[0047]第一選擇器103還包括第一選擇端口，所述第一選擇器根據(jù)第一選擇端口提供的第一選擇信號(hào)，使得第二端口和第三端口之一與第一端口連通，從而選擇第一信號(hào)路徑和第二信號(hào)路徑之一。其中，第一選擇信號(hào)由中央處理器101提供，當(dāng)中央處理器101的頻率大于等于第一閾值時(shí)，所述第一選擇信號(hào)使得第一信號(hào)路徑連通；當(dāng)中央處理器101的頻率小于第一閾值時(shí)，所述第一選擇信號(hào)使得第二信號(hào)路徑連通。
[0048]中央處理器101采用第一選擇器103選擇系統(tǒng)的工作模式，使系統(tǒng)處于以下第一和第二模式之一。第一模式即低功耗模式，中央處理器101直接從嵌入式存儲(chǔ)器104獲取指令和/或操作數(shù)。第二模式即高速訪問(wèn)模式，其中，中央處理器101經(jīng)由高速緩沖存儲(chǔ)器102從嵌入式存儲(chǔ)器104獲取指令和/或操作數(shù)。
[0049]采用該架構(gòu)的處理器系統(tǒng)可以使得系統(tǒng)在CPU頻率處于高頻或低頻時(shí)嵌入式存儲(chǔ)器均能與中央處理器匹配。該方案可以提高系統(tǒng)的工作效率。
[0050]圖2示出了根據(jù)本實(shí)用新型的第二實(shí)施例的處理器系統(tǒng)的示意性框圖。與圖1所述的處理器系統(tǒng)不同，在根據(jù)本實(shí)用新型的實(shí)施例的處理器系統(tǒng)中，處理器系統(tǒng)還包括SPIFLASH存儲(chǔ)器200，片上系統(tǒng)還包括第二選擇器105和SPI FLASH接口控制器106。
[0051]在處理器系統(tǒng)中，高速緩沖存儲(chǔ)器經(jīng)由第一選擇器103、第二選擇器105以及SPIFLASH接口控制器106連接至SPI FLASH存儲(chǔ)器200。
[0052]第二選擇器105包括分別與嵌入式存儲(chǔ)器104、SPI FLASH接口控制器106、第一選擇器103的第一端口相連的第四至第六端口。例如，第二選擇器105與嵌入式存儲(chǔ)器104之間，經(jīng)由第四端口傳輸控制信號(hào)。第二選擇器105與SPI FLASH接口控制器106之間，經(jīng)由第五端口傳送控制信號(hào)。第二選擇器105與第一選擇器103的第一端口之間，經(jīng)由第六端口傳送控制信號(hào)。
[0053]第二選擇器105提供控制信號(hào)的路由功能。在該實(shí)施例中，控制信號(hào)例如是嵌入式存儲(chǔ)器或SPI FLASH存儲(chǔ)器的讀寫(xiě)信號(hào)。從圖2可以看出，第二選擇器105可以選擇嵌入式存儲(chǔ)器104與中央處理器101之間的第三信號(hào)路徑。此外，第二選擇器105還可以選擇SPIFLASH存儲(chǔ)器200與中央處理器101的第四信號(hào)路徑。
[0054]第二選擇器105還包括第二選擇端口，所述第二選擇器根據(jù)第二選擇端口提供的第二選擇信號(hào)，使得第四端口與第六端口之間的第三信號(hào)路徑、或者第五端口與第六端口之間的第四信號(hào)路徑連通。其中，第二選擇信號(hào)由中央處理器101提供，當(dāng)嵌入式存儲(chǔ)器的空間大于第二閾值時(shí)，所述第二選擇信號(hào)使得第三信號(hào)路徑連通；當(dāng)嵌入式存儲(chǔ)器的空間小于第二閾值時(shí)，所述第二選擇信號(hào)使得第四信號(hào)路徑連通。
[0055]采用該架構(gòu)的處理器系統(tǒng)，可以使系統(tǒng)存儲(chǔ)更復(fù)雜的應(yīng)用程序代碼。該方案可以提供系統(tǒng)的容量。
[0056]圖3示出根據(jù)本實(shí)用新型的第三實(shí)施例的處理器系統(tǒng)的示意性框圖。與圖2所述的處理器不同，在本實(shí)用新型的第三實(shí)施例的處理器系統(tǒng)中，片上系統(tǒng)還包括SPI FLASH控制寄存器107和內(nèi)存108(例如，隨機(jī)存儲(chǔ)器，即RAM)。例如，外設(shè)設(shè)備300存儲(chǔ)升級(jí)文件。在將外設(shè)設(shè)備300連接至片上系統(tǒng)100之后，將升級(jí)文件從外設(shè)設(shè)備300讀入至內(nèi)存108。
[0057]SPI FLASH控制寄存器107連接在中央處理器101與SPI FLASH接口控制器之間。其中，SPI FLASH控制寄存器107與中央處理器101之間經(jīng)由寄存器讀寫(xiě)總線相連。SPI FLASH控制寄存器107與SPI FLASH接口控制器之間傳輸控制信號(hào)和數(shù)據(jù)信號(hào)。
[0058]SPI FLASH控制寄存器107提供控制信號(hào)的路由功能，在該實(shí)施例中，控制信號(hào)例如是SPI FLASH存儲(chǔ)器200的讀寫(xiě)信號(hào)，數(shù)據(jù)信號(hào)例如是中央處理器101執(zhí)行程序操作所需的指令和/或操作數(shù)。從圖3可以看出，SPI FLASH控制寄存器107可以選擇SPI FLASH接口控制器106與高速緩沖存儲(chǔ)器102之間的第五信號(hào)路徑。此外，SPI FLASH控制寄存器107還可以選擇中央處理器101與SPI FLASH接口控制器106之間的第六信號(hào)路