同步復(fù)位信號(hào)rst_sync_n 相連，第二D觸發(fā)器104的數(shù)據(jù)輸入端與第二同或門107的輸出端相連，第二D觸發(fā)器104的時(shí) 鐘端與系統(tǒng)時(shí)鐘elk相連，第二D觸發(fā)器104的復(fù)位端與系統(tǒng)外部異步復(fù)位信號(hào)rst_async_n 相連，第二D觸發(fā)器104的數(shù)據(jù)輸出端與第二同或門107的一個(gè)輸入端及反相器110的輸入端 相連，第二同或門107的另一輸入端與第一個(gè)同或門106的輸出端相連，第三D觸發(fā)器105的 數(shù)據(jù)輸入端與第三同或門108的輸出端相連，第三D觸發(fā)器105的數(shù)據(jù)輸出端與第三同或門 108的一個(gè)輸入端相連，第三D觸發(fā)器105的時(shí)鐘端與系統(tǒng)時(shí)鐘elk相連，第三D觸發(fā)器105的 復(fù)位端與系統(tǒng)外部異步復(fù)位信號(hào)rst_async_n相連，第三同或門108的另一輸入端與二輸入 或門109的輸出端相連，反相器110的輸出端與二輸入或門109的一個(gè)輸入端相連，二輸入或 門109的另一輸入端與第二同或門107的輸出端相連。
[0028]輸出控制電路102由一個(gè)三輸入與門111構(gòu)成。三輸入與門111的輸入端分別與延 時(shí)計(jì)數(shù)器電路101中的三個(gè)D觸發(fā)器的數(shù)據(jù)輸出端相連;三輸入與門111的輸出端與延時(shí)計(jì) 數(shù)器電路101中的第一同或門106的輸入端相連，并向系統(tǒng)內(nèi)部輸出同步復(fù)位信號(hào)rst_ sync_n〇
[0029]下面結(jié)合圖3的仿真波形說(shuō)明圖2所示復(fù)位電路的工作原理。系統(tǒng)外部異步復(fù)位信 號(hào)rst_async_n輸入延時(shí)計(jì)數(shù)器電路101，當(dāng)系統(tǒng)外部異步復(fù)位信號(hào)rst_async_r4ll入從低 電平變?yōu)楦唠娖结尫艔?fù)位時(shí)，第一D觸發(fā)器103、第二D觸發(fā)器104和第三D觸發(fā)器105輸出為 低電平，在接下來(lái)第一個(gè)系統(tǒng)時(shí)鐘elk上升沿到來(lái)時(shí)，第一D觸發(fā)器103輸出變?yōu)楦唠娖?第 二個(gè)系統(tǒng)時(shí)鐘elk上升沿到來(lái)時(shí)，第一 D觸發(fā)器103輸出變?yōu)榈碗娖?、第二D觸發(fā)器104輸出變 為高電平、第三D觸發(fā)器105保持低電平;第三個(gè)系統(tǒng)時(shí)鐘elk上升沿到來(lái)時(shí)，第一D觸發(fā)器 103輸出變?yōu)楦唠娖?、第二D觸發(fā)器104輸出保持高電平、第三D觸發(fā)器105輸出保持低電平； 第四個(gè)系統(tǒng)時(shí)鐘elk上升沿到來(lái)時(shí)，第一 D觸發(fā)器103輸出變?yōu)榈碗娖健⒌诙﨑觸發(fā)器104輸出 保持低電平、第三D觸發(fā)器105輸出保持高電平;第五個(gè)系統(tǒng)時(shí)鐘elk上升沿到來(lái)時(shí)，第一 D觸 發(fā)器103輸出變?yōu)楦唠娖?、第二D觸發(fā)器104輸出保持低電平、第三D觸發(fā)器105輸出保持高電 平;第六個(gè)系統(tǒng)時(shí)鐘elk上升沿到來(lái)時(shí)，第一D觸發(fā)器103輸出保持高電平、第二D觸發(fā)器104 輸出變?yōu)楦唠娖?、第三D觸發(fā)器105輸出變?yōu)榈碗娖?第七個(gè)系統(tǒng)時(shí)鐘c 1 k上升沿到來(lái)時(shí)，第 一 D觸發(fā)器103輸出保持高電平、第二D觸發(fā)器104輸出保持高電平、第三D觸發(fā)器105輸出變 為高電平，此時(shí)由于三輸入與門111的輸入端與第一 D觸發(fā)器103、第二D觸發(fā)器104、第三D觸 發(fā)器105的數(shù)據(jù)輸出端相連，三輸入與門111的輸出端與第一同或門106的一個(gè)輸入端相連， 三輸入與門111的輸出將變?yōu)楦唠娖?，并一直保持為高，直到系統(tǒng)外部異步復(fù)位信號(hào)rst_ async_n輸入再次變?yōu)榈碗娖剑藭r(shí)系統(tǒng)內(nèi)部同步復(fù)位信號(hào)r st_sync_n將從低電平變?yōu)楦?電平，從而釋放復(fù)位信號(hào)。
[0030]當(dāng)系統(tǒng)外部異步復(fù)位信號(hào)^1:_38711〇_11輸入從低電平變?yōu)楦唠娖结尫艔?fù)位時(shí)，在 接下來(lái)第七個(gè)時(shí)鐘周期之前，系統(tǒng)外部異步復(fù)位信號(hào)rst_aSynC_r4t入再次變低電平重新 復(fù)位時(shí)，由于第一 D觸發(fā)器103、第二D觸發(fā)器104、第三D觸發(fā)器105被異步置位，三輸入與門 111的輸出端即系統(tǒng)內(nèi)部同步復(fù)位信號(hào)rst_ SynC_r^#持續(xù)為低電平，而不釋放復(fù)位。本實(shí)用 新型過(guò)濾掉了異步復(fù)位信號(hào)過(guò)短的釋放周期，增強(qiáng)了異步復(fù)位同步釋放的穩(wěn)定性。
[0031 ]電路仿真波形如圖3，時(shí)間點(diǎn)a處異步復(fù)位同步釋放時(shí)間過(guò)短，系統(tǒng)外部異步復(fù)位 信號(hào)rst_async_n的釋放信號(hào)被過(guò)濾，系統(tǒng)內(nèi)部同步復(fù)位信號(hào)rst_sync_n不被釋放;參考圖 3,時(shí)間點(diǎn)b處異步復(fù)位同步釋放時(shí)間超過(guò)6個(gè)時(shí)鐘周期，系統(tǒng)外部異步復(fù)位信號(hào)rst_async_ η的釋放信號(hào)不會(huì)被過(guò)濾，系統(tǒng)內(nèi)部同步復(fù)位信號(hào)rst_sync_n在第七個(gè)系統(tǒng)時(shí)鐘elk上升沿 被精確而穩(wěn)定的釋放。
[0032]可見(jiàn)，系統(tǒng)外部異步復(fù)位信號(hào)輸入為低電平時(shí)，輸出到系統(tǒng)內(nèi)部的復(fù)位信號(hào)立即 響應(yīng)變?yōu)榈碗娖剑磳?duì)系統(tǒng)內(nèi)部進(jìn)行復(fù)位操作；當(dāng)系統(tǒng)外部異步復(fù)位信號(hào)輸入由低電平變 為高電平，即釋放復(fù)位信號(hào)時(shí)，系統(tǒng)內(nèi)部需要經(jīng)過(guò)7個(gè)時(shí)鐘上升沿后同步釋放復(fù)位操作。 [0033] 依此類推，對(duì)于N位觸發(fā)器組成的延時(shí)計(jì)數(shù)器電路將實(shí)現(xiàn)個(gè)時(shí)鐘上升沿后同 步釋放復(fù)位信號(hào)?？梢?jiàn)，延時(shí)計(jì)數(shù)器電路可以通過(guò)擴(kuò)展觸發(fā)器的位數(shù)N，使得異步復(fù)位信號(hào) 釋放后經(jīng)過(guò)3"-:i個(gè)系統(tǒng)時(shí)鐘上升沿后同步釋放，實(shí)現(xiàn)異步復(fù)位同步釋放帶寬的可控。
【主權(quán)項(xiàng)】
1. 異步復(fù)位同步釋放帶寬可控的復(fù)位電路，其特征在于，包括:延時(shí)計(jì)數(shù)器電路和輸出 控制電路，所述延時(shí)計(jì)數(shù)器電路包括N位延時(shí)計(jì)數(shù)器子模塊，其中， 各位延時(shí)計(jì)數(shù)器子模塊的第一輸入端接各自的數(shù)據(jù)輸出端，各位延時(shí)計(jì)數(shù)器子模塊的 時(shí)鐘端口接系統(tǒng)時(shí)鐘信號(hào)，各位延時(shí)計(jì)數(shù)器子模塊的復(fù)位端口接系統(tǒng)外部異步復(fù)位信號(hào)， 第1位延時(shí)計(jì)數(shù)器子模塊的第二輸入端接輸出控制電路的輸出端，第2位至第N位延時(shí)計(jì)數(shù) 器子模塊的第二輸入端分別與其前一位延時(shí)計(jì)數(shù)器子模塊的進(jìn)位信號(hào)輸出端連接，輸出控 制電路的輸入端接各位延時(shí)計(jì)數(shù)器子模塊的數(shù)據(jù)輸出端，N為整數(shù)。2. 根據(jù)權(quán)利要求1所述的異步復(fù)位同步釋放帶寬可控的復(fù)位電路，其特征在于：第1位 延時(shí)計(jì)數(shù)器子模塊為由同或門和帶有異步復(fù)位端口的D觸發(fā)器組成的計(jì)數(shù)電路，其中， 同或門的第一輸入端作為該子模塊的第一輸入端與D觸發(fā)器的數(shù)據(jù)輸出端連接，同或 門的第二輸入端作為該子模塊的第二輸入端與輸出控制電路的輸出端連接，同或門的輸出 端與D觸發(fā)器的數(shù)據(jù)輸入端并接作為該子模塊的進(jìn)位信號(hào)輸出端，D觸發(fā)器的時(shí)鐘信號(hào)輸入 端作為該子模塊的時(shí)鐘端口接收系統(tǒng)時(shí)鐘信號(hào)，D觸發(fā)器的異步復(fù)位端作為該子模塊的復(fù) 位端口接收系統(tǒng)外部異步復(fù)位信號(hào)，D觸發(fā)器的數(shù)據(jù)輸出端與控制電路的輸入端連接。3. 根據(jù)權(quán)利要求2所述的異步復(fù)位同步釋放帶寬可控的復(fù)位電路，其特征在于：第2位 至第N-1位延時(shí)計(jì)數(shù)器子模塊的電路結(jié)構(gòu)相同，均包括所述計(jì)數(shù)電路以及由反相器和或門 組成的進(jìn)位電路，其中，反相器的輸入端與D觸發(fā)器的數(shù)據(jù)輸出端連接，或門的一個(gè)輸入端 與反相器的輸出端連接，或門的另一個(gè)輸入端與D觸發(fā)器的數(shù)據(jù)輸入端連接，或門的輸出端 作為第2位至第N-1位延時(shí)計(jì)數(shù)器子模塊中任一子模塊的進(jìn)位信號(hào)輸出端。4. 根據(jù)權(quán)利要求3所述的異步復(fù)位同步釋放帶寬可控的復(fù)位電路，其特征在于：第N位 延時(shí)計(jì)數(shù)器子模塊與第1位延時(shí)計(jì)數(shù)器子模塊電路結(jié)構(gòu)相同。5. 根據(jù)權(quán)利要求1至4中任意一項(xiàng)所述的異步復(fù)位同步釋放帶寬可控的復(fù)位電路，其特 征在于:所述輸出控制電路為N輸入與門電路。6. 根據(jù)權(quán)利要求3所述的異步復(fù)位同步釋放帶寬可控的復(fù)位電路，其特征在于:N的取 值為3。
【專利摘要】本實(shí)用新型公開(kāi)了異步復(fù)位同步釋放帶寬可控的復(fù)位電路，屬于數(shù)字集成電路的技術(shù)領(lǐng)域。復(fù)位電路包括：延時(shí)計(jì)數(shù)器電路和輸出控制電路，延時(shí)計(jì)數(shù)器電路包括N位延時(shí)計(jì)數(shù)器子模塊。系統(tǒng)外部異步復(fù)位信號(hào)輸入為低電平時(shí)，輸出到系統(tǒng)內(nèi)部的復(fù)位信號(hào)立即響應(yīng)變?yōu)榈碗娖?，即?duì)系統(tǒng)內(nèi)部進(jìn)行復(fù)位操作；當(dāng)系統(tǒng)外部異步復(fù)位信號(hào)輸入由低電平變?yōu)楦唠娖?，即釋放?fù)位信號(hào)時(shí)，系統(tǒng)內(nèi)部需要經(jīng)過(guò)？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？個(gè)時(shí)鐘上升沿后同步釋放復(fù)位操作。本實(shí)用新型有效過(guò)濾了短時(shí)間外部復(fù)位信號(hào)釋放，增強(qiáng)了復(fù)位信號(hào)的可靠性，同時(shí)兼顧異步復(fù)位、同步釋放的復(fù)位方式。
【IPC分類】G06F1/24
【公開(kāi)號(hào)】CN205263743
【申請(qǐng)?zhí)枴緾N201521082937
【發(fā)明人】陸俊嘉, 周金風(fēng), 章志瑩, 錢英杰
【申請(qǐng)人】無(wú)錫芯響電子科技有限公司
【公開(kāi)日】2016年5月25日
【申請(qǐng)日】2015年12月22日