異步復(fù)位同步釋放帶寬可控的復(fù)位電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型公開了異步復(fù)位同步釋放帶寬可控的復(fù)位電路，屬于數(shù)字集成電路的
技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002] 在ASIC設(shè)計中，復(fù)位一直是一個基本而又重要的問題，通常分為同步復(fù)位和異步 復(fù)位。同步復(fù)位是指復(fù)位信號要等待下一個時鐘有效沿到來時對觸發(fā)器進(jìn)行復(fù)位，異步復(fù) 位則不需要等待下一個時鐘有效沿的到來直接對觸發(fā)器進(jìn)行復(fù)位。
[0003] 同步復(fù)位和異步復(fù)位各有優(yōu)缺點：同步復(fù)位容易綜合，便于時序分析，能降低亞穩(wěn) 態(tài)出現(xiàn)的概率，但是同步復(fù)位信號的有效周期必須大于一個時鐘周期，才能被采樣執(zhí)行復(fù) 位，而且由于大多數(shù)的單元庫內(nèi)的觸發(fā)器只有異步復(fù)位端口，采用同步復(fù)位會耗費較多的 邏輯資源，另外，在異步復(fù)位信號釋放的時候容易出問題，甚至?xí)a(chǎn)生亞穩(wěn)態(tài);異步復(fù)位不 需要時鐘，更節(jié)省邏輯資源，但是異步復(fù)位時序分析的復(fù)雜性要高于同步復(fù)位。
[0004] 所以，結(jié)合兩者的優(yōu)點，如今大部分ASIC設(shè)計推薦使用異步復(fù)位同步釋放的復(fù)位 方式。授權(quán)公告號為CN100549909C的專利公開了一種異步復(fù)位電路及其實現(xiàn)方法，采用的 是兩級觸發(fā)器串聯(lián)并且第一級觸發(fā)器的輸入端接高電平，復(fù)位信號釋放后經(jīng)過兩個時鐘上 升沿后輸入到系統(tǒng)內(nèi)復(fù)位信號才跟時鐘信號一起同步釋放，同步釋放帶寬受串接的觸發(fā)器 個數(shù)的限制，如果需要增大同步釋放帶寬，只能增加串聯(lián)觸發(fā)器的個數(shù)，勢必造成更多的資 源浪費。 【實用新型內(nèi)容】
[0005] 本實用新型所要解決的技術(shù)問題是針對上述【背景技術(shù)】的不足，提供了異步復(fù)位同 步釋放帶寬可控的復(fù)位電路，實現(xiàn)了異步復(fù)位同步釋放帶寬的可控，解決了現(xiàn)有技術(shù)中異 步復(fù)位電路的同步釋放帶寬受串接的觸發(fā)器個數(shù)的限制的技術(shù)問題。
[0006] 本實用新型為實現(xiàn)上述實用新型目的采用如下技術(shù)方案：
[0007] 異步復(fù)位同步釋放帶寬可控的復(fù)位電路，包括:延時計數(shù)器電路和輸出控制電路， 所述延時計數(shù)器電路包括N位延時計數(shù)器子模塊，其中，
[0008] 各位延時計數(shù)器子模塊的第一輸入端接各自的數(shù)據(jù)輸出端，各位延時計數(shù)器子模 塊的時鐘端口接系統(tǒng)時鐘信號，各位延時計數(shù)器子模塊的復(fù)位端口接系統(tǒng)外部異步復(fù)位信 號，第1位延時計數(shù)器子模塊的第二輸入端接輸出控制電路的輸出端，第2位至第N位延時計 數(shù)器子模塊的第二輸入端分別與其前一位延時計數(shù)器子模塊的進(jìn)位信號輸出端連接，輸出 控制電路的輸入端接各位延時計數(shù)器子模塊的數(shù)據(jù)輸出端，N為整數(shù)。
[0009] 作為所述異步復(fù)位同步釋放帶寬可控的復(fù)位電路的進(jìn)一步優(yōu)化方案，第1位延時 計數(shù)器子模塊為由同或門和帶有異步復(fù)位端口的D觸發(fā)器組成的計數(shù)電路，其中，
[0010]同或門的第一輸入端作為該子模塊的第一輸入端與D觸發(fā)器的數(shù)據(jù)輸出端連接， 同或門的第二輸入端作為該子模塊的第二輸入端與輸出控制電路的輸出端連接，同或門的 輸出端與D觸發(fā)器的數(shù)據(jù)輸入端并接作為該子模塊的進(jìn)位信號輸出端，D觸發(fā)器的時鐘信號 輸入端作為該子模塊的時鐘端口接收系統(tǒng)時鐘信號，D觸發(fā)器的異步復(fù)位端作為該子模塊 的復(fù)位端口接收系統(tǒng)外部異步復(fù)位信號，D觸發(fā)器的數(shù)據(jù)輸出端與控制電路的輸入端連接。
[0011] 進(jìn)一步的，所述異步復(fù)位同步釋放帶寬可控的復(fù)位電路中，第2位至第N-1位延時 計數(shù)器子模塊的電路結(jié)構(gòu)相同，均包括所述計數(shù)電路以及由反相器和或門組成的進(jìn)位電 路，其中，反相器的輸入端與D觸發(fā)器的數(shù)據(jù)輸出端連接，或門的一個輸入端與反相器的輸 出端連接，或門的另一個輸入端與D觸發(fā)器的數(shù)據(jù)輸入端連接，或門的輸出端作為第2位至 第N-1位延時計數(shù)器子模塊中任一子模塊的進(jìn)位信號輸出端。
[0012] 再進(jìn)一步的，所述異步復(fù)位同步釋放帶寬可控的復(fù)位電路中，第N位延時計數(shù)器子 模塊與第1位延時計數(shù)器子模塊電路結(jié)構(gòu)相同。
[0013] 更進(jìn)一步的，所述異步復(fù)位同步釋放帶寬可控的復(fù)位電路中，輸出控制電路為N輸 入與門電路。
[0014] 作為所述異步復(fù)位同步釋放帶寬可控的復(fù)位電路的更進(jìn)一步優(yōu)化方案，N的取值 為3〇
[0015] 本實用新型采用上述技術(shù)方案，具有以下有益效果：
[0016] (1)本實用新型涉及的異步復(fù)位同步釋放電路，有效過濾了短時間外部復(fù)位信號 釋放，增強了復(fù)位信號的可靠性；
[0017] (2)延時計數(shù)器電路可以通過擴展觸發(fā)器的位數(shù)N，使得異步復(fù)位信號釋放后經(jīng)過 Κτ?個系統(tǒng)時鐘上升沿后同步釋放，實現(xiàn)異步復(fù)位同步釋放帶寬的可控。
【附圖說明】
[0018] 圖1為本實用新型復(fù)位電路的框圖。
[0019] 圖2為具體實施例中實現(xiàn)經(jīng)過7個時鐘上升沿后同步釋放復(fù)位操作的復(fù)位電路。 [0020]圖3為圖2所不電路的仿真波形不意圖。
[0021] 圖中標(biāo)號說明：101為延時計數(shù)器電路、102為輸出控制電路、103為第一D觸發(fā)器、 104為第二D觸發(fā)器、105為第三D觸發(fā)器、106為第一同或門、107為第二同或門、108為第三同 或門、109為二輸入或門、110為反相器、111為三輸入與門。
【具體實施方式】
[0022] 下面結(jié)合附圖對實用新型的技術(shù)方案進(jìn)行詳細(xì)說明。
[0023] 本實用新型涉及的異步復(fù)位同步釋放帶寬可控的復(fù)位電路如圖1所示，包括:延時 計數(shù)器電路和輸出控制電路，所述延時計數(shù)器電路包括Ν位延時計數(shù)器子模塊，Ν為整數(shù)。 各位延時計數(shù)器子模塊的第一輸入端接各自的數(shù)據(jù)輸出端，各位延時計數(shù)器子模塊的時鐘 端口接系統(tǒng)時鐘信號，各位延時計數(shù)器子模塊的復(fù)位端口接系統(tǒng)外部異步復(fù)位信號，第1位 延時計數(shù)器子模塊的第二輸入端接輸出控制電路的輸出端，第2位至第Ν位延時計數(shù)器子模 塊的第二輸入端分別與其前一位延時計數(shù)器子模塊的進(jìn)位信號輸出端連接，輸出控制電路 的輸入端接各位延時計數(shù)器子模塊的數(shù)據(jù)輸出端。輸出控制電路為Ν輸入與門電路，可根據(jù) 延時計數(shù)器子模塊的個數(shù)用多個與門電路實現(xiàn)。
[0024] 第1位延時計數(shù)器子模塊為由同或門和帶有異步復(fù)位端口的D觸發(fā)器組成的計數(shù) 電路。同或門的第一輸入端作為該子模塊的第一輸入端與D觸發(fā)器的數(shù)據(jù)輸出端連接，同或 門的第二輸入端作為該子模塊的第二輸入端與輸出控制電路的輸出端連接，同或門的輸出 端與D觸發(fā)器的數(shù)據(jù)輸入端并接作為該子模塊的進(jìn)位信號輸出端，D觸發(fā)器的時鐘信號輸入 端作為該子模塊的時鐘端口接收系統(tǒng)時鐘信號，D觸發(fā)器的異步復(fù)位端作為該子模塊的復(fù) 位端口接收系統(tǒng)外部異步復(fù)位信號，D觸發(fā)器的數(shù)據(jù)輸出端與控制電路的輸入端連接。
[0025] 第2位至第N-1位延時計數(shù)器子模塊的電路結(jié)構(gòu)相同，均包括實現(xiàn)第1位延時計數(shù) 器子模塊的計數(shù)電路以及由反相器和或門組成的進(jìn)位電路。反相器的輸入端與D觸發(fā)器的 數(shù)據(jù)輸出端連接，或門的一個輸入端與反相器的輸出端連接，或門的另一個輸入端與D觸發(fā) 器的數(shù)據(jù)輸入端連接，或門的輸出端作為第2位至第N-1位延時計數(shù)器子模塊中任一子模塊 的進(jìn)位信號輸出端。
[0026] 第N位延時計數(shù)器子模塊與第1位延時計數(shù)器子模塊電路結(jié)構(gòu)相同，因最高位無需 進(jìn)位操作，所以第N位延時計數(shù)器子模塊可以省去進(jìn)位電路以及進(jìn)位信號輸出端口。
[0027] 當(dāng)N取值為3時，復(fù)位電路可以在經(jīng)過7個時鐘上升沿后同步釋放復(fù)位操作，該復(fù)位 電路如圖2所示，延時計數(shù)器電路101和輸出控制電路102,延時計數(shù)器電路101由三個帶低 電平復(fù)位端、時鐘上升沿觸發(fā)的D觸發(fā)器(第一 D觸發(fā)器103、第二D觸發(fā)器104、第三D觸發(fā)器 105)，以及三個兩輸入同或門（第一同或門106、第二同或門107、第三同或門108)、一個兩輸 入或門109和一個反相器110組成。第一 D觸發(fā)器103的數(shù)據(jù)輸入端與第一同或門106的輸出 端相連，第一D觸發(fā)器103的時鐘端與系統(tǒng)時鐘elk相連，第一D觸發(fā)器103的復(fù)位端與系統(tǒng)外 部異步復(fù)位信號rst_async_n相連，第一 D觸發(fā)器103的數(shù)據(jù)輸出端與第一同或門106的一個 輸入端相連，第一同或門106的另一輸入端與輸出到系統(tǒng)內(nèi)部的