專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是申請日為95年1月18日、申請?zhí)枮?5101330.0、發(fā)明名稱為“邏輯合成方法及半導(dǎo)體集成電路”的發(fā)明專利申請的分案申請。
本發(fā)明涉及用于從寄存器傳送層(register transfer level)生成半導(dǎo)體集成電路的邏輯合成方法的改良，特別是涉及用這種方法所得到的低功耗半導(dǎo)體集成電路。
目前，在半導(dǎo)體集成電路的設(shè)計中，用寄存器傳送層(以下簡稱為RTL)的功能記述來表示作為開發(fā)對象的半導(dǎo)體集成電路，并用此RTL記述來進行邏輯合成，這樣，就采用了生成要開發(fā)的半導(dǎo)體集成電路的順序設(shè)計。
圖24給出了現(xiàn)有技術(shù)的RTL記述。圖25給出了應(yīng)用RTL記述由邏輯合成所生成的邏輯電路(半導(dǎo)體集成電路)。
圖24的RTL記述是在功能層明確規(guī)定了多個寄存器間數(shù)據(jù)傳送的一種記述。在該圖的RTL記述中，r1、r2、r3、r4為寄存器，func1、func2、func3、func4為上述寄存器間組合電路的功能的記述，assign語句和always語句是記述各寄存器與各組合電路的連接關(guān)系的語句。
由圖24的RTL記述合成邏輯電路時，通過給出面積或速度的制約條件，用面積和速度的折衷(trade-off)曲線來決定電路、在由述RTL記述生成的圖25所示的邏輯電路中，101、103、105和107是用邏輯合成把明示于上述RTL記述中的寄存器r1、r2、r3、r4進行了變換(映射)后的觸發(fā)電路，它們直接與示于上述圖24的RTL記述中的寄存器r1、r2、r3、r4相對應(yīng)。108是時鐘緩沖器。100、102、104和106是與圖24的RTL記述中的func1、func2、func3、func4相對應(yīng)的組合電路(組合邏輯電路)。上述組合電路100、102、104和106是從圖24的RTL的功能記述出發(fā)作為面積和速度折衷曲線上的一個電路而進行了變換后的電路。
如假定工作頻率為f，負載電容為C，電壓為V，則半導(dǎo)體集成電路的功耗P可用下式來表示P=f·C·V2所以，降低半導(dǎo)體集成電路的功耗有降低工作頻率f、減小負載電容C和降低電源電壓V三種方法，而且降低電源電壓時降低功耗的效果最好。
但是，若將電源電壓設(shè)置得低，則在構(gòu)成邏輯電路的多個路徑中具有最大延遲時間的關(guān)鍵路徑的延遲時間也要增大。
特開平5-299624號公報公開了一種邏輯門電路，其中的多數(shù)個不需以高速操作的邏輯門電路用低電壓源驅(qū)動，其余的需要高速操作的邏輯門電路用高電壓源驅(qū)動。但是，上述日本專利申請沒有公開在使用低壓電源和高壓電源這兩種電壓源時考慮到關(guān)鍵路徑的問題。
當(dāng)從以上述那樣低電壓源驅(qū)動的低速工作型的邏輯門電路向以高電壓源驅(qū)動的高速工作型的邏輯門電路傳送數(shù)據(jù)時，例如特開平5-67963號公報所公開的那樣，就需在此兩個邏輯門電路之間配置電平變換電路以便把用低電壓源驅(qū)動的邏輯門電路的輸出電平變高。但是，示于上述圖25的各個組合電路是由例如示于圖26或圖27的那種多個邏輯門構(gòu)成的電路，故在該圖的組合電路中，若假定關(guān)鍵路徑為圖中粗線所示的路徑，則在用高電壓源驅(qū)動這一關(guān)鍵路徑時就必須在各圖中以符號O所表示的多個位置(此位置的數(shù)目在圖26中為8處，在圖27中為12處)上判斷且配置電平變換電路。在集成度高的半導(dǎo)體集成電路中，組合電路的數(shù)目極其多，同時，構(gòu)成各組合電路的邏輯門電路的數(shù)目也極多。因而，在集成度如此高的半導(dǎo)體集成電路中，在具有關(guān)鍵路徑的一個組合電路里，需要電平變換電路的位置的數(shù)目將變得很多，而具有關(guān)鍵路徑的組合電路的數(shù)目也很多。所以，整個集成電路中所需電平變換電路的數(shù)目將變成一個龐大的數(shù)字。結(jié)果，在集成度高的半導(dǎo)體集成電路的設(shè)計中，雖然可以用極少的組合電路來判斷需設(shè)電平變換電路的位置且配置所需的電平變換電路，但在整個半導(dǎo)體集成電路中判斷上述電平變換電路的配置位置既繁雜又麻煩，還要很長的時間，故設(shè)計工作非常復(fù)雜。
本發(fā)明的目的在于提供一種具有電平移位功能的寄存器。
本發(fā)明的另一個目的是提供一種低功耗的半導(dǎo)體集成電路，它包括具有電平移位功能的寄存器。
換句話說，本發(fā)明試圖利用公開號為5-299624號日本專利申請的技術(shù)來降低半導(dǎo)體集成電路的總的功率消耗，其方法是僅利用高壓驅(qū)動構(gòu)成關(guān)鍵路徑的邏輯門電路，而不增加關(guān)鍵路徑的延遲時間。
為了實現(xiàn)上述目的，本發(fā)明著眼于以下兩點。第1，如圖25所示，由于半導(dǎo)體集成電路由多個寄存器和位于各寄存器之間的多個組合電路組成，所以，如果在寄存器上配置有電平變換電路，則無需在多個組合電路里各個位置(即在用高電壓源驅(qū)動關(guān)鍵路徑的情況下需進行電平變換的位置)上逐個配置電平變換電路，從而可以減少電平變換電路的配置位置數(shù)。第2，如上所述，如果在寄存器中配置電平變換電路，則在用此電平變換電路傳送數(shù)據(jù)的組合電路中，雖然有必要用高電壓源驅(qū)動該組合電路整體，但在半導(dǎo)體集成電路中，存在于關(guān)鍵路徑中的邏輯門的數(shù)目約占構(gòu)成整個集成電路的邏輯門數(shù)的5％，故具有關(guān)鍵路徑的組合電路數(shù)在組合電路總數(shù)中所占的比率很小，因此，即使是用高電壓源驅(qū)動具有關(guān)鍵路徑的組合電路也不會明顯招致功耗的增大。
本發(fā)明的具有電平移位功能的寄存器，該寄存器接收并存儲一低壓輸出信號，并將該存儲的低壓信號的電平變換成高壓信號的電平，然后輸出該高壓信號。
本發(fā)明的一種半導(dǎo)體集成電路包括一具有電平移動功能的寄存器，該寄存器接收并存儲一低壓輸出信號，并將存儲的低壓信號的電平變換成高壓信號的電平，然后輸出該高壓信號；以及用低電壓源作為其電壓源的時鐘饋給裝置，它將一時鐘饋送給所述具有電平移位功能的寄存器。
由于在這里用高電壓源驅(qū)動具有關(guān)鍵路徑的所有組合電路，故可以把該關(guān)鍵路徑的時間延遲抑制到不超過設(shè)計上容許的延遲上限值。另外，由于在位于具有關(guān)鍵路徑之組合電路的前級的寄存器中配置有一個電平變換電路，故和用高電壓源僅驅(qū)動關(guān)鍵路徑的情況相比，可以減少必須的電平變換電路的數(shù)目，因而使半導(dǎo)體集成電路的設(shè)計變得極其容易。而且，即使是用高電壓源驅(qū)動具有關(guān)鍵路徑的所有組合電路，由于從組合電路全體來看，具有該關(guān)鍵路徑的組合電路的數(shù)目極其之少，故可以把功耗的增加抑制得很少。另一方面，因為用低電壓源驅(qū)動無關(guān)鍵路徑的大量的組合電路，故功耗顯著地降低。結(jié)果可以謀求整個半導(dǎo)體集成電路的低功耗化。
對照附圖閱讀以下的詳細說明，本發(fā)明的上述目的和新特征將會更加清楚。
附圖給出了本發(fā)明的理想的實施例。


圖1是圖像處理系統(tǒng)的整體概略構(gòu)成圖。
圖2是半導(dǎo)體芯片的整體概略構(gòu)成圖。
圖3給出了本發(fā)明的實施例中半導(dǎo)體集成電路的多個寄存器與多個組合電路的連接關(guān)系。
圖4是沒有電平變換電路的觸發(fā)電路的結(jié)構(gòu)圖。
圖5是有電平變換電路的觸發(fā)電路的結(jié)構(gòu)圖。
圖6(a)示出了電平變換電路的具體的結(jié)構(gòu)。
圖6(b)示出了電平變換電路的另一種具體的結(jié)構(gòu)。
圖7是無電平變換電路的鎖存電路的結(jié)構(gòu)圖。
圖8是有電平變換電路的鎖存電路的結(jié)構(gòu)圖。
圖9示出了邏輯合成裝置的整體概略結(jié)構(gòu)。
圖10給出了硬件記述語言。
圖11示出了網(wǎng)絡(luò)表(Net List)。
圖12給出了示意電路圖。
圖13給出了半導(dǎo)體集成電路的邏輯合成方法。
圖14示出了半導(dǎo)體集成電路的另一種邏輯合成方法。
圖15示出了圖13的邏輯合成法的變形例。
圖16示出了圖14的另一種邏輯合成法的變形例。
圖17(a)是在第1工序中把組合電路變換為第2組合電路的說明圖。
圖17(b)是在第2工序中把第1組合電路再變換為第2組合電路的說明圖。
圖17(c)為在第2工序中起因于向第2組合電路的再變換而把第1組合電路再變換為第2組合電路的說明圖。
圖17(d)是把寄存器變換為具有電平變換電路的觸發(fā)電路的說明圖。
圖18示出了待開發(fā)的另一種半導(dǎo)體集成電路。
圖19是無電平變換電路的掃描觸發(fā)電路的結(jié)構(gòu)圖。
圖20是有電平變換電路的掃描觸發(fā)電路的結(jié)構(gòu)圖。
圖21是無電平變換電路的另一種掃描觸發(fā)電路的結(jié)構(gòu)圖。
圖22是有電平變換電路的另一種掃描觸發(fā)電路的結(jié)構(gòu)圖。
圖23(a)示出了現(xiàn)有技術(shù)的例子中半導(dǎo)體集成電路的信號傳輸延遲和具有該延遲的組合電路的個數(shù)的分布。
圖23(b)示出了本發(fā)明的實施例中半導(dǎo)體集成電路的信號傳輸延遲和具有該延遲的組合電路的個數(shù)的分布。
圖24示出了寄存器傳送層的記述。
圖25示出了現(xiàn)有技術(shù)的半導(dǎo)體集成電路的邏輯電路。
圖26示出了在任意的半導(dǎo)體集成電路中用高電壓源僅驅(qū)動關(guān)鍵路徑時電平變換電路的配置位置。
圖27示出了在另一種任意的半導(dǎo)體集成電路中用高電壓源僅驅(qū)勸關(guān)鍵路徑時電平變換電路的配置位置。
以下，依照附圖來說明有關(guān)本發(fā)明的各最佳實施例。
圖1示出了具有本發(fā)明半導(dǎo)體集成電路的圖像處理裝置A的整體結(jié)構(gòu)。在該圖中，10為將來自外部的信號進行模/數(shù)變換的A/D轉(zhuǎn)換器，11為通用DRAM。12是本發(fā)明的半導(dǎo)體集成電路，該第1個半導(dǎo)體集成電路在從上述DRAM11取出數(shù)據(jù)或使之存儲數(shù)據(jù)的同時進行圖像處理。13是控制上述第1半導(dǎo)體集成電路12的通用的進行控制的微處理器。14為從上述第1半導(dǎo)體集成電路12接收信號然后再進行圖像處理的第2半導(dǎo)體集成電路。
另外，15是配置在外部的例如3V的高電壓源。16是同樣地配置在外部的例如2V的低電壓源。圖中的圖像處理裝置A具有連接到前述高電壓源15上去的高壓布線17和連接到上述低電壓源16上去的低壓布線18。為求得圖像處理裝置A的低功耗化，低電壓源16作為用于進行圖像處理的第1和第2半導(dǎo)體集成電路12、14的電壓源，低壓布線18的低電壓僅供給第1和第2半導(dǎo)體集成電路12、14。另一方面，高壓布線17的高電壓供給其他的通用電路10、11、13。各電路10-14之間的接口電壓必須為高電壓，故高壓布線17的高電壓也供給用于進行圖像處理的兩個半導(dǎo)體器件12、14。
前述低電壓源16也可以是將高壓布線17的電壓用內(nèi)部晶體管使之降壓(僅降低其閾值電壓的大小)后的內(nèi)部低電壓。其構(gòu)成已登載于例如特開平4-96369號公報，故其細節(jié)從略。這種情況下，不再需要配置于外部的低電壓源16。
圖2示出了用于前述圖像處理的第1半導(dǎo)體集成電路12的內(nèi)部結(jié)構(gòu)。在該圖中，20為芯片，21…為配置在前述芯片20外圍的多個輸入/輸出焊盤。22為除去前述多個輸入/輸出焊盤21…的配置區(qū)域之外的內(nèi)部核心部分，在上述內(nèi)部核心部分設(shè)有5個功能塊A-E。上述功能塊A-D是各自進行不同運算的運算處理電路，功能塊E例如是ROM、RAM等的小容量的存儲單元部分。
在前述用于進行圖像處理的第1半導(dǎo)體集成電路12中，本發(fā)明對前述內(nèi)部核心部分22中用前述存儲單元部分構(gòu)成的功能塊E以外的功能塊A-D均可適用。
圖3示出了前述第1半導(dǎo)體集成電路12的任意一個功能塊(例如A)的邏輯電路圖。
圖中的功能塊(半導(dǎo)體集成電路的一部分)示出了根據(jù)前述圖24的RTL記述進行了邏輯合成的邏輯電路。在該圖中，2、4、6、8分別是構(gòu)成前述圖24的RTL記述的寄存器r1、r2、r3、r4的觸發(fā)電路。1、3、5、7分別是構(gòu)成前述圖24的RTL記述的組合電路func1、func2、func3和func4且位于各寄存器r1-r4之間或前級的組合電路。在圖3中，為了使說明簡單起見，各組合電路的輸出僅僅輸入到次級觸發(fā)電路中，但有時也把信號傳送到其它組合電路上去。
前述觸發(fā)電路2、6、8是從前述2V的低電壓源16作為電壓源的2V系統(tǒng)，剩下的觸發(fā)電路4是以2V的低電壓源16和3V的高電壓源15這兩個電源為電壓源的2V/3V系統(tǒng)。前述2V/3V系統(tǒng)的觸發(fā)電路4如后所述有電平變換電路，而2V系統(tǒng)的觸發(fā)電路2、6、8沒有電平變換電路。再者，前述組合電路1、3和7是以2V的低電壓源16為電壓源的2V系統(tǒng)的組合電路(第1組合電路)，剩下的組合電路5，由于要求高速動作，所以是以3V的高電壓電源15為電壓源的3V系統(tǒng)的組合電路(第2組合電路)。
還有，9是以2V的低電壓源16為電壓源的2V系統(tǒng)的時鐘緩沖器(提供時鐘的電路)，它向前4個觸發(fā)電路2、4、6、8提供時鐘。
前述2V系統(tǒng)中沒有電平變換電路的觸發(fā)電路2、6、8的構(gòu)成示于圖4。在該圖中，30是接受外部信號D的主鎖存器，31是串接于上述主鎖存器30輸出一側(cè)、且輸出互補的兩個信號的從屬鎖存器。由串聯(lián)連接的主鎖存器30和從屬鎖存器31構(gòu)成數(shù)據(jù)暫存器36。32是連于前述從屬鎖存器輸出一側(cè)的輸出緩沖器。33是連于前述從屬鎖存器輸出一側(cè)的輸出緩沖器。33是用從外部輸入的時鐘CLK產(chǎn)生互補的內(nèi)部時鐘CL、NCK的內(nèi)部時鐘產(chǎn)生電路(時鐘供給電路)，這些電路30-33是以2V的低電壓源11為電壓源的2V系統(tǒng)。
具有前述2V/3V系統(tǒng)的電平變換電路的觸發(fā)電路4的構(gòu)成示于圖5。該觸發(fā)電路4具備有結(jié)構(gòu)和示于圖4的2V系統(tǒng)的觸發(fā)電路2相同的、串聯(lián)連接的主鎖存器30和從屬鎖存器31及內(nèi)部時鐘產(chǎn)生電路33，同時還具有以3V的高電壓源15為電壓源的輸出緩沖器34和介于前述從屬鎖存器31與前述輸出緩沖器34之間的電平變換電路35。上述電平變換電路35是2V/3V系統(tǒng)。2V系統(tǒng)的從屬鎖存器31的互補信號間的電位差雖然是低電壓(2V)，但卻具有輸入此低電壓信號并將其變換成互補信號間的電位差為高電壓(3V)的高電壓信號而輸出的功能。
前述電平變換電路35的具體構(gòu)成示于圖6(a)和(b)。在圖6(a)的電平變換電路35中，40和41是PMOS型晶體管，42和43是NMOS型晶體管，一側(cè)的PMOS晶體管40和一側(cè)的NMOS晶體管42串接，而另一側(cè)的PMOS晶體管41和另一側(cè)的NMOS晶體管43串接。這兩組串接電路分別被配置于3V的高電壓源15和地之間。前述一側(cè)的PMOS型晶體管40的柵極連到非串接一側(cè)的NMOS型晶體管43的漏極上，另一側(cè)的PMOS型晶體管41的柵極被連接到NMOS晶體管42的漏極?；パa輸出從各個NMOS晶體管42、43的漏極取出。采用上述構(gòu)成時，PMOS型晶體管40和NMOS型晶體管42、PMOS型晶體管41和NMOS型晶體管43分別起著倒相器的作用。就是說，當(dāng)用圖5的從屬鎖存器31的互補輸出給一側(cè)的NMOS型晶體管43的柵極供以2V的低電壓、同時給另一側(cè)的NMOS型晶體管42的柵極供以0V時，則在NMOS型晶體管43開通的同時，NMOS型晶體管42關(guān)斷。與此相伴，在PMOS型晶體管40開通的同時另一側(cè)的PMOS型晶體管41關(guān)斷，所以，將一側(cè)NMOS型晶體管42的漏極連接到3V的高電壓源15上、同時另一側(cè)的NMOS型晶體管43的漏極接地，就得到了3V的高電位差的互補輸出。在圖6(a)的構(gòu)成中，可以把圖5的從屬鎖存器31的互補輸出從2V的低電壓電平變換為3V的高電壓，而不會有穿通電流從3V的高電壓源15流向2V的低電壓源16，以及從3V的高電壓源15流向0V(接地)。
圖6(b)示了和前述不同的另一種具體構(gòu)造的電平變換電路35′。該圖的電平變換電路35′不配置前述圖6(a)的電平變換電路35的兩個NMOS型晶體管42、43，而代之以配置兩個CMOS型倒相器45、46。這兩個CMOS型倒相器45、46分別由一個PMOS型晶體管47、49與一個NMOS型晶體管48、50串聯(lián)連接而成。兩個CMOS型倒相器45、46的輸入端子(即串聯(lián)相接的PMOS型和NMOS型的兩晶體管47、48和49、50的兩個柵極)上輸入有圖5的從屬鎖存器31的互補輸出信號。一側(cè)的CMOS型倒相器45的輸出端子(即PMOS型晶體管47與NMOS型晶體管48的連接點被連接到不與CMOS型晶體管45串聯(lián)連接的PMOS型晶體管41的柵極，另一側(cè)的CMOS型倒相器46的輸出端子被連接到不與CMOS型倒相器46串聯(lián)連接的PMOS型晶體管40的柵極。兩個CMOS型倒相器45、46的輸出是電平變換電路35′的互補輸出。采用以上的構(gòu)成，可以把圖5的從屬鎖存器31的互補輸出從2V的低電壓電平變換為3V的高電壓而不會有穿通電流從3V的高電壓源15流向2V的低電壓源16，以及從3V的高電壓源15流向接地電位。再有，構(gòu)成CMOS型倒相器45、46的PMOS型晶體管將抑制在過渡狀態(tài)下從3V的高電壓源15流向接地的穿通電流。
就如從以上的說明了解到的那樣，在圖3的半導(dǎo)體集成電路中，在其輸入和輸出中都具有2V系統(tǒng)組合電路1、3的觸發(fā)電路2由低電壓的2V系統(tǒng)構(gòu)成；輸入端有2V系統(tǒng)的組合電路3且輸出端有3V系統(tǒng)的組合電路5的觸發(fā)電路4由低電壓/高電壓系統(tǒng)(2V/3V系統(tǒng))構(gòu)成；輸入端有3V系統(tǒng)的組合電路5且輸出端有2V系統(tǒng)的組合電路7的觸發(fā)電路6由低電壓的2V系統(tǒng)構(gòu)成。
在以上的說明中，用觸發(fā)電路構(gòu)成寄存器r1、r2、r3、r4，但也可以不用這種觸發(fā)電路而用鎖存電路代替。所述鎖存電路的具體結(jié)構(gòu)示于圖7和圖8。圖7示出了低電壓的2V系統(tǒng)的鎖存電路51。圖7的鎖存電路51是無電平變換電路的鎖存電路，它具有輸入并鎖存一個信號D以獲得互補輸出的鎖存器(數(shù)據(jù)暫存器)52和連接于上述鎖存器52的輸出一側(cè)的輸出緩沖器53，以及從外部時鐘G生成內(nèi)部時鐘NG并將此內(nèi)部時鐘NG輸出到前述鎖存器52的內(nèi)部時鐘產(chǎn)生電路53，同時，也把外部時鐘G提供給前述鎖存器52。以上的電路52-54是以2V的低電壓源16為電壓源的2V系統(tǒng)。圖8示出了低電壓/高電壓系統(tǒng)(2V/3V系統(tǒng))的鎖存電路51′。圖8的鎖存電路51′是有電平變換電路的鎖存電路，其結(jié)構(gòu)和前述低電壓的2V系統(tǒng)的鎖存電路相同，具備有以2V的低電壓源16為電壓源的鎖存器52和內(nèi)部時鐘產(chǎn)生電路54、以3V的高電壓源15為電壓源的輸出緩沖器5，以及介于前述鎖存器52和前述輸出緩沖器55之間并把輸入信號從低電壓(2V)電平變換為高電壓(3V)的電平變換電路56。此電平變換電路56的具體構(gòu)成和示于圖6(a)或(b)的具體結(jié)構(gòu)一樣。
下面，參照圖9的邏輯合成裝置和圖13及圖14的流程圖來說明基于邏輯單元的連接信息邏輯合成示于圖3的半導(dǎo)體集成電路的邏輯合成方法的算法。
圖9示出了邏輯合成裝置60的整體概略構(gòu)成。在該圖中，61是讀入單元，62是翻譯單元，63是最佳化處理單元，64是單元電路分配部分，65是時序驗證單元，66是電路圖產(chǎn)生單元，67是輸出單元。前述讀入單元61輸入示于前述圖24或圖10的RTL記述(硬件記述語言)和示于圖11的網(wǎng)絡(luò)表，該網(wǎng)絡(luò)表基于前述RTL記述用邏輯單元的連接信號層明確地規(guī)定了寄存器間的信號傳送關(guān)系，或者輸入將前述網(wǎng)絡(luò)表圖形化了的示于圖12的電路簡圖。前述翻譯單元62把從讀入單元讀入的RTL記述變換成狀態(tài)轉(zhuǎn)換圖、布爾代數(shù)表示法，時序圖和存儲器的類型、位數(shù)和字數(shù)等存儲器的規(guī)格。
前述最佳化處理單元63有63a、63b、63c、63d和63e 5個部分。63a是把所得到的狀態(tài)轉(zhuǎn)換圖進行優(yōu)化的狀態(tài)轉(zhuǎn)換圖最佳化處理單元。63b是生成對應(yīng)于最佳化狀態(tài)轉(zhuǎn)換圖的電路(狀態(tài)機(state machine))的狀態(tài)機生成單元。63c是把已得到的時序圖進行編譯的時序圖的編譯器。63d是基于所得到的存儲器的規(guī)格合成存儲器的存儲合成單元。63e是依據(jù)上述被編譯后的時序圖和已進行合成的存儲器來合成接口單元的接口單元合成部分。此外，最佳化處理單元63有邏輯最佳化單元63f，它在向讀入單元61的輸入為RTL記述的情況下，依據(jù)前述所得到的狀態(tài)機、布爾代數(shù)表示法和已合成的接口單元進行邏輯優(yōu)化并產(chǎn)生被優(yōu)化了的邏輯單元電路的連接信息，而當(dāng)送往讀入單元的輸入是網(wǎng)絡(luò)表或電路筒圖時，優(yōu)化被輸入的網(wǎng)絡(luò)表或電路簡圖的邏輯，并產(chǎn)生優(yōu)化了的邏輯的連接信息。
另外，前述輸出單元67把示出上述圖3的邏輯電路的網(wǎng)絡(luò)表或?qū)⒋吮韴D形化了的邏輯電路(Schematic)輸出到外部。
本發(fā)明與示于上述圖9的單元分配部分64有關(guān)。下面，依據(jù)圖13的流程圖來說明由此單元分配部分64進行的單元電路的分配(單元變換)處理，即依據(jù)由前述邏輯最佳化單元63f所得到的單元連接信息來邏輯合成示于圖3的半導(dǎo)體集成電路的算法。此外，在圖13中，概括地描述了本發(fā)明的特征部分。
在同圖中，啟動后，在步驟S1-S4(第1工序)中，把信號傳輸延遲低于設(shè)計上的延遲上限值的組合電路合成為以2V的低電壓源16為電壓源的第1組合電路。反之，把信號傳輸延遲超過了設(shè)計上的延遲上限值的組合電路合成為以3V的高電壓源15為電壓源的第2組合電路。
前述第1工序在本實施例中如下述那樣進行。即首先在從前述邏輯最佳化單元63f讀入了單元的連接信息之后，在步驟S1用低電壓(2V)系統(tǒng)的觸發(fā)電路和組合電路的各個信號的傳輸延遲，對每一信號傳輸路徑估算從任意一個觸發(fā)電路的時鐘輸入到下級觸發(fā)電路的數(shù)據(jù)輸入的信號傳輸路徑上的信號傳輸延遲。這種信號傳輸延遲的估算要這樣進行先抽出比如有關(guān)所用邏輯(AND電路，NOR電路和NOT電路等)的信息，例如邏輯的種類、輸入數(shù)和邏輯的級數(shù)，然后依據(jù)與此邏輯有關(guān)的信息和單元電路的工藝技術(shù)等等計算把該各邏輯變換為單元時的信號傳輸延遲，并進行推算。接著，在步驟S2判斷信號傳輸延遲的估算結(jié)果是否低于設(shè)計上的上限值。如果發(fā)現(xiàn)估算結(jié)果低于上限值，就在步驟S3把至少具有一個設(shè)在信號傳輸路徑上的邏輯門電路的組合電路變換為貯存在低電壓(2V)的邏輯單元庫(以下記為Lib)中的第1組合電路。若估算結(jié)果超過上述設(shè)計的上限值，就在步驟S4把至少具有一個設(shè)在信號傳輸路徑上的一個邏輯門電路的組合電路變換為貯存在高電壓(3V)邏輯單元庫Lib中的第2組合電路。
接著，在步驟S5和S6(第2工序)進行下述處理。在步驟S5中確定是否存在著這樣的設(shè)置形式，即，2V組合邏輯電路的輸出將變成3V組合電路的輸入。若步驟的結(jié)果是“是”，就在步驟S6進行再次變換，使組成前述2V系統(tǒng)的組合電路(第1組合電路)的為一個或多個2V邏輯門電路的全部或部分被一個或多個3V Lib的組合電路(第2組合電路)置換。所述2V組合電路至少包括一個輸出信號到3V組合電路去的邏輯門電路。其中，如果有一個或多個位于把信號輸出到3V組合電路去的邏輯門電路之后的邏輯門電路，這一個或多個邏輯門電路以后被包括進去。如果步驟S5的結(jié)果是“否”，就不需要用3V邏輯門電路置換2V邏輯門電路。
之后，由于在寄存器中位于其輸入一側(cè)和輸出一側(cè)的組合電路的電壓系統(tǒng)已經(jīng)用前述的邏輯合成確定下來，所以在步驟S7-S9(第3工序中)要進行下述處理。即檢查各寄存器是否把電位從低電壓(2V)的輸入電平變換成高電壓(3V)的輸出。在進行電平變換時，在步驟S8將該電平變換寄存器(觸發(fā)電路或鎖存電路)變換為圖5的2V/3V系統(tǒng)的觸發(fā)電路或者圖8的2V/3V系統(tǒng)的鎖存電路。在不進行電平變換時，就在步驟S9把該不進行電平變換的寄存器變換為圖4的2V系統(tǒng)的觸發(fā)電路或者圖7的2V系統(tǒng)的鎖存電路。
圖14示出了示于上述圖13的邏輯合成法的變形例。在圖13的邏輯合成方法中，在第1工序中估算信號傳輸延遲，并根據(jù)此估算結(jié)果把組合電路變換成低電壓(2V)的組合電路或者高電壓(3V)的組合電路。在本變形例中，先在步驟S10變換成2V Lib的組合電路(第1組合電路)，然后，在步驟11判斷前述合成的結(jié)果是否低于設(shè)計上的延遲上限值，并僅在超過了延遲上限值的情況下才在步驟S12進行再次變換，以用3VLib的第2組合電路置換前述合成后的2V Lib的第1組合電路。由于本變形例的第2工序和第3工序和前述邏輯合成法相同，故省去說明。
圖15示出了把示于前述圖13的邏輯合成的算法進一步具體化了的變形例。以下，就圖13不同的部分來說明圖15的邏輯合成的算法。在第1工序中追加了步驟S13。步驟S13是在步驟S2中當(dāng)信號傳輸延遲的估算結(jié)果超過上限值的情況下，預(yù)先抽出超過了該上限值的全部低電壓(2V)Lib的第1組合電路的一個步驟。步驟S13之后，在步驟S4把前述抽出的第1組合電路變換為高電壓(3V)Lib的第2組合電路。另外，在第2工序中追加了步驟S14。此步驟是在步驟S5中在混合存在著2V系統(tǒng)的組合電路(第1組合電路)和3V系統(tǒng)的組合電路的情況下，預(yù)先把該混合存在著的2V系統(tǒng)的組合電路(第1組合電路)全部抽出的步驟。此步驟S14之后，在步驟6，把前述已抽出的第1組合電路再次變換成高電壓(3V)Lib的組合電路(第2組合電路)。另外，在第2工序中，在前述步驟6把第1組合電路再次變換為第2組合電路之后，追加了退回步驟5的算法?？紤]到起因于在前述步驟6進行的向3V組合電路的變換有時會重新產(chǎn)生2V組合電路與3V組合電路的混合存在，上述算法反復(fù)進行下述過程在步驟5中判斷是否存在這種混合，并在存在這種混合時，再次在步驟S14和S6中抽出存在著這種混合的2V組合電路和把這些已抽出的第1組合電路再度變換為高電壓(3V)Lib的第2組合電路。
另外，圖16示出了一種變形例，該例把示于前述圖14的邏輯合成的算法的一部分更具體化了。本變形例也和前述圖15一樣，在第1工序中追加了步驟15，作用是在信號傳輸延遲超過了上限值時(步驟S11)，預(yù)先抽出超過該上限值的全部低電壓(2V)Lib的第1組合電路。同時在第2工序中追加了步驟16，用于在混合存在著2V組合電路和3V組合電路時(步驟S5)預(yù)先抽出全部這種混合存在著的2V系統(tǒng)的第1組合電路，同時，在此第2工序中，考慮到有時因向3V系統(tǒng)的組合電路的再次變換(步驟6)而重新產(chǎn)生2V組合電路和3V組合電路混合存在的情況而追加了返回步驟5的算法，用于在步驟6的處理之后判斷是否存在這種混合。
如前所述，在發(fā)現(xiàn)某些第1組合電路的信號傳輸延遲時間超過了設(shè)計上限值時，把這些第1組合電路變換成圖17a中用陰影線畫出來的第2組合電路之后，把在這些第1組合電路中的2V邏輯門電路再次變換成組成圖17b中用陰影線表示的第2組合電路的3V邏輯門電路。如果這種再變換產(chǎn)生出一個新的2V組合電路與3V組合電路的混合狀態(tài)，就把該第1組合電路的2V邏輯門電路重新變換成組成圖17C中用陰影線表示出的第2組合電路的3V邏輯門電路，以消除這種狀態(tài)。之后，就在各個觸發(fā)電路把電位從低電壓(2V)的輸入變?yōu)楦唠妷旱?3V)輸出時，將該進行電平變換的觸發(fā)電路變換成圖7d中用陰影線示出的2V/3V系統(tǒng)的觸發(fā)電路。
圖18示出了把前述圖13的邏輯合成方法應(yīng)用于和前述圖3的半導(dǎo)體集成電路不同的另一種結(jié)構(gòu)的半導(dǎo)體集成電路的實施例。
該圖是把用于掃描測試的觸發(fā)電路用作寄存器的一種半導(dǎo)體集成電路。掃描觸發(fā)電路80、81、82、83和84是2V/3V系統(tǒng)的掃描觸發(fā)電路。其他的掃描觸發(fā)電路是2V系統(tǒng)的掃描觸發(fā)電路。
2V系統(tǒng)的無電平變換電路的掃描觸發(fā)電路的構(gòu)成示于圖19。該圖的掃描觸發(fā)電路是在示于前述圖4的低電壓(2V)系統(tǒng)的觸發(fā)電路的結(jié)構(gòu)上加上了多路開關(guān)90。上述多路開關(guān)90以2V的低電壓源16為電壓源并用控制信號SE選擇輸出兩個數(shù)據(jù)D和DT中的任意一方。用此多路開關(guān)90所選擇的數(shù)據(jù)被送往主鎖存器30。對其他的構(gòu)成來說，在與示于圖4的觸發(fā)電路的構(gòu)成相同的部分上標以相同的符號并略去說明。
圖21給出了另一種結(jié)構(gòu)的2V系統(tǒng)的掃描觸發(fā)電路。該圖的2V系統(tǒng)的掃描觸發(fā)電路具有加在前述圖4示出的觸發(fā)電路的構(gòu)成上的數(shù)據(jù)輸入選擇電路91。上述數(shù)據(jù)輸入選擇電路91在主鎖存器用外部時鐘CLK輸入數(shù)據(jù)D時，禁止另一數(shù)據(jù)DT的輸入，主鎖存器30禁止數(shù)據(jù)D的輸入時，另一數(shù)據(jù)DT用另一時鐘CLKT輸入并輸出到前述主鎖存器30。在該圖中，92為內(nèi)部時鐘產(chǎn)生電路。它輸入上述兩種外部時鐘CLK和CLKT并產(chǎn)生兩種內(nèi)部時鐘CKL和NCK，把此內(nèi)部時鐘CK、NCK輸出到主鎖存器30和從屬鎖存器31。
圖20示出了2V/3V系統(tǒng)的掃描觸發(fā)電路。該具有電平變換電路的掃描觸發(fā)電路具有與圖19的2V系統(tǒng)的掃描觸發(fā)電路的主鎖存器30、從屬鎖存器31、內(nèi)部時鐘產(chǎn)生電路33和多路開關(guān)90相同的電路，同時具有以3V的高電壓源為電壓源的輸出緩沖器95和2V/3V系統(tǒng)的電平變換電路96。上述2V/3V系統(tǒng)的電平變換電路96介于從屬鎖存器31和輸出緩沖器95之間。2V/3V系統(tǒng)的電平變換電路96的具體構(gòu)成和前圖6(a)或圖6(b)的相同。
圖22示出了另外一種2V/3V系統(tǒng)的掃描觸發(fā)電路。該無電平變換電路的掃描觸發(fā)電路具有和前述圖21的2V/3V系統(tǒng)的掃描觸發(fā)電路的主鎖存器30、從屬鎖存器31、內(nèi)部時鐘產(chǎn)生電路92及數(shù)據(jù)輸入選擇電路91相同的電路，同時還具有以3V的高電壓源為電壓源的輸出緩沖器97和2V/3V系統(tǒng)的電平變換電路98。上述2V/3V系統(tǒng)的電平變換電路98介于從屬鎖存器31和輸出緩沖器97之間。2V/3V系統(tǒng)的電平變換電路98的具體構(gòu)成與前述圖6(a)或圖6(b)的構(gòu)成相同。
下面說明邏輯合成前述圖18的半導(dǎo)體集成電路的方法。假定組合電路86、87、88具有關(guān)鍵路徑。依據(jù)前述圖13的邏輯合成方法的算法，在組合電路的最初的變換階段(第1工序)，組合電路86、87和88被變換成3V Lib的組合電路(第2組合電路)，其它的組合電路被變換成2V Lib的組合電路(第1組合電路)。
其次，在組合電路的再變換階段(第2工序)，組合電路89被重新變換為3V Lib的組合電組。其次，在寄存器(觸發(fā)電路)的變換階段(第3工序)，把觸發(fā)電路80、81、82、83和84變換成2V/3V系統(tǒng)的觸發(fā)電路并把其它的觸發(fā)電路變換成2V系統(tǒng)的觸發(fā)電路。
前述這樣產(chǎn)生的圖18的集成電路雖然混合存在著2V的低電壓系統(tǒng)的邏輯Lib和3V的高電壓系統(tǒng)的邏輯Lib，但各組合電路的電壓源是2V的低電壓源16或者是3V的高電壓源15的二者之一，所以從2V的低電壓向3V的高電壓的電平變換要用2V/3V系統(tǒng)的掃描觸發(fā)電路內(nèi)的電平變換電路進行。
前述圖18的半導(dǎo)體集成電路具有在圖中用虛線表示的8條掃描鏈路，用于在掃描測試模式時使信號不經(jīng)由組合電路僅僅經(jīng)由多個掃描觸發(fā)電路傳送。例如在連接到輸入Si3的掃描鏈路上，2V/3V系統(tǒng)的掃描觸發(fā)電路81和通常模式時一樣進行從2V的低電壓向3V的高電壓的電平變換。該掃描觸發(fā)電路81的次級掃描觸發(fā)，電路99則進行從高電壓(3V)向低電壓(2V)的電平變換。因而，即使是應(yīng)用示于圖20或者圖22的掃描觸發(fā)電路，在信號傳輸路徑與通常的路徑(即經(jīng)由組合電路的路徑)不相同的掃描測試模式時，也可以進行2V的低電壓系統(tǒng)和3V的高電壓系統(tǒng)混合存在的本發(fā)明的半導(dǎo)體集成電路的掃描測試。
此外，在以上的說明中，把本發(fā)明應(yīng)用于在芯片20的內(nèi)部核心22內(nèi)形成的構(gòu)成除存儲單元E之外的功能塊A，但對于其它的功能塊B-D也同樣可以應(yīng)用。不言而喻，在構(gòu)成除存儲單元E之外的多個功能塊A-D相互之間，同樣可以應(yīng)用本發(fā)明。
因而，采用本實施例的邏輯合成方法，假定具有關(guān)鍵路徑的整個組合電路是3V的高電壓系統(tǒng)，由于在其前級的寄存器內(nèi)配置有電平變換電路，所以在具有關(guān)鍵路徑的組合電路內(nèi)，就像用高電壓源僅驅(qū)動關(guān)鍵路徑時那樣，不必一個一個地判斷在該具有關(guān)鍵路徑的組合電路內(nèi)配置多個電平變換電路的位置，同時，可以減少必要的電平變換電路的個數(shù)，使半導(dǎo)體集成電路的設(shè)計變得極其容易。而且，盡管具有關(guān)鍵路徑的組合電路整體都用3V的高電壓源15驅(qū)動，但這種具有關(guān)鍵路徑的組合電路的個數(shù)與半導(dǎo)體集成電路所具備的組合電路的個數(shù)相比數(shù)量極少，故可以抑制消耗電流的增大。另一方面，由于沒有關(guān)鍵路徑的所有組合電路都用2V的低電壓源16驅(qū)動，故作為半導(dǎo)體集成電路整體，消耗電流可以作得不大，因而可以實現(xiàn)低功耗化。
下面，對圖3的本實施例的半導(dǎo)體集成電路與圖25的現(xiàn)有技術(shù)的半導(dǎo)體集成電路進行比較。在圖25的現(xiàn)有技術(shù)的半導(dǎo)體集成電路中，含各組合電路100、102、104和106的信號傳輸延遲如圖所示那樣為6ns，12ns、18ns和8ns，并設(shè)觸發(fā)電路從時鐘輸入時刻到數(shù)據(jù)輸出時刻延遲時間的2ns，則因為組合電路的最大延遲是組合電路104的18ns，所以圖25的電路的最高工作頻率將變成1000/(2+18)=50MHz另一方面，由于圖3的本實施例的半導(dǎo)體集成電路的電壓系統(tǒng)(3V)是和現(xiàn)有技術(shù)一樣具有關(guān)鍵路徑的組合電路5的延遲時間，故延遲時間和現(xiàn)有技術(shù)相同為18ns。由于無關(guān)鍵路徑的組合電路1、3和7使用的電源電壓從3V的高電壓降低為2V的低電壓，故其延遲時間伴隨著邏輯單元的延遲時間的增大而變大。還有，在圖3的半導(dǎo)體集成電路中假定設(shè)計上的延遲時間的上限為20ns，而與3V的高電壓源相對的2V的低電壓源下單元的延遲時間將變?yōu)?.5倍。無關(guān)鍵路徑的組合電路1、3和7的最大延遲時間將小于或等于具有關(guān)鍵路徑的組合電路5的延遲時間(18ns)。
在本發(fā)明中提供了2V的低電壓源16和3V的高電壓源15這兩個電源。沒有關(guān)鍵路徑的組合電路3和有關(guān)鍵路徑的組合電路5各有一個18ns的信號傳輸延遲時間，并且，從觸發(fā)電路2和4接收一個時鐘輸入的時刻到輸出數(shù)據(jù)的時刻的傳播延遲時間為2ns，故本實施例的半導(dǎo)體集成電路的最高工作頻率變?yōu)?000/(2+18)=50MHz即使是用2V的低電壓源16驅(qū)動組合電路3和5，也可以得到與現(xiàn)有技術(shù)的半導(dǎo)體集成電路相同的最高工作頻率。
圖23給出了在圖3的本實施例的半導(dǎo)體集成電路和圖5的現(xiàn)有技術(shù)的半導(dǎo)體集成電路中，從觸發(fā)電路的時鐘輸入時刻到次級觸發(fā)電路的數(shù)據(jù)輸入時刻的延遲，即把寄存器和組合電路的延遲時間加起來的信號傳輸延遲的分布。同圖(a)是現(xiàn)有技術(shù)的3V電壓系統(tǒng)的半導(dǎo)體集成電路的延遲分布，同圖(b)是本實施例的2V系統(tǒng)和3V系統(tǒng)混合存在的半導(dǎo)體集成電路的延遲分布。在現(xiàn)有技術(shù)的半導(dǎo)體集成電路中，當(dāng)僅把電源電壓從3V的高電壓系統(tǒng)變?yōu)?V的低電壓系統(tǒng)時，最大延遲時間將從20ns變?yōu)?0ns，將超過關(guān)鍵路徑延遲時間設(shè)計上的延遲上限。對此，在圖3的本實施例的半導(dǎo)體集成電路中，僅把其延遲時間超過20ns的有關(guān)鍵路徑的組合電路變換為3V的高電壓系統(tǒng)，其它的無關(guān)鍵路徑的組合電路為2V的低電壓系統(tǒng)，所以可以滿足設(shè)計上的延遲上限值20ns。同圖(b)給出了此時的延遲分布。
下面，比較在現(xiàn)有技術(shù)的半導(dǎo)體集成電路和本發(fā)明的半導(dǎo)體集成電路中的功耗。假定現(xiàn)有技術(shù)的半導(dǎo)體集成電路的功耗為P，電源為3V的高電壓源和2V的低電壓源的兩個電源，以及電路全體中關(guān)鍵路徑所占比率為10％、本發(fā)明的2V/3V系統(tǒng)的觸發(fā)電路因與現(xiàn)有技術(shù)的觸發(fā)電路的電路構(gòu)成不同而形成的功耗增大量為10％，則本發(fā)明的半導(dǎo)體集成電路的功耗如下式所示，[P×(2/3)]2×0.9+P×1.1×0.1=P×0.51功耗被消減了49％之多。
另外，在上述條件下，若假定在電路全體中關(guān)鍵路徑所占比率為5％，則本發(fā)明的半導(dǎo)體集成電路的功耗如下式所示，[P×(2/3)]2×0.95+P×1.1×0.05=P×0.48功耗被削減了52％之多。
接下來，比較現(xiàn)有技術(shù)的半導(dǎo)體集成電路和本發(fā)明的半導(dǎo)體集成電路的電路規(guī)模。
若假定現(xiàn)有技術(shù)的半導(dǎo)體集成電路的電路規(guī)模為S、半導(dǎo)體集成電路中觸發(fā)電路所占比率為20％及半導(dǎo)體集成電路中關(guān)鍵路徑所占比率為10％，并設(shè)本發(fā)明的2V/3V系統(tǒng)的觸發(fā)電路因與現(xiàn)有技術(shù)的觸發(fā)電路的電路構(gòu)成不同而使形成的面積增量為10％，則本發(fā)明的半導(dǎo)體集成電路的電路規(guī)模將變?yōu)槿缦率侥菢覵×0.8+S×0.18+S×1.1×0.02=S×1.002電路規(guī)模的增加不大于0.2％。
另外，在上述條件下，假定關(guān)鍵路徑在整個電路中所占比率為5％，則本發(fā)明的半導(dǎo)體集成電路的電路規(guī)模如下式所示，將變成S×0.8+S×0.19+S×1.1×0.01=S×1.001電路規(guī)模的增加不大于0.1％。
權(quán)利要求
1．一種具有電平移位功能的寄存器(4)，該寄存器接收并存儲一低壓輸出信號，并將該存儲的低壓信號的電平變換成高壓信號的電平，然后輸出該高壓信號。
2．如權(quán)利要求1的具有電平移動功能的寄存器(4)，包括用低電壓源作為其電壓源的數(shù)據(jù)暫存器(36)；以及用高電壓源作為其電壓源的電平變換器(35)，它將數(shù)據(jù)暫存器(36)的低壓輸出信號變換成高壓輸出信號的電平。
3．如權(quán)利要求1的具有電平移動功能的寄存器(4)，還包括；用低電壓源作為其電壓源的時鐘饋給裝置(33,54,92)，它將一時鐘饋送給所述具有電平移動功能的寄存器的一個給定的內(nèi)部元件。
4．一種半導(dǎo)體集成電路，包括一具有電平移動功能的寄存器(4)，該寄存器接收并存儲一低壓輸出信號，并將存儲的低壓信號的電平變換成高壓信號的電平，然后輸出該高壓信號；以及用低電壓源作為其電壓源的時鐘饋給裝置(33,54,92)，它將一時鐘饋送給所述具有電平移位功能的寄存器(4)。
5．一種半導(dǎo)體集成電路，包括由低電壓源驅(qū)動的第一邏輯門電路(第一組合電路的元件3,7)；由高電壓源驅(qū)動的第二邏輯門電路(5a,5b,5c,X1)；以及寄存器(4)，所述第一邏輯門電路位于其輸入側(cè)，而所述第二邏輯門電路位于其輸出側(cè)，其中，寄存器(4)是具有電平變換功能的寄存器，它接收并存儲第一邏輯門電路的低壓輸出信號，并將該存儲的低壓信號的電平變換成高壓信號的電平，然后，把該高壓信號輸出到第二邏輯門電路(5a)。
6．如權(quán)利要求5的半導(dǎo)體集成電路，其中，具有電平變換功能的寄存器(4)包括用低電壓源作為其電壓源的數(shù)據(jù)暫存器(36)，和用高電壓源作為其電壓源的電平變換器(35)，該電平變換器將所述數(shù)據(jù)暫存器的低壓輸出信號的電平變換成高壓輸出信號的電平。
7．如權(quán)利要求5的半導(dǎo)體集成電路，其中，所述第一邏輯門電路和第二邏輯門電路(X1)分別構(gòu)成第一組合電路(3)的一部分和第二組合電路(X)的一部分，所述第一和第二組合電路分別包括一個信號傳輸路徑。
8．如權(quán)利要求7的半導(dǎo)體集成電路，其中，所述第一組合電路(3，7)包括至少一個所述的第一邏輯門電路，但不包括第二邏輯門電路。
9．如權(quán)利要求7的半導(dǎo)體集成電路，其中，所述第二組合電路(5)包括至少一個所述的第二邏輯門電路，但不包括第一邏輯門電路。
10．如權(quán)利要求7的半導(dǎo)體集成電路，其中，所述第二組合電路(X)既包括第一邏輯門電路(4)也包括第二邏輯門電路(X1-X3)。
全文摘要
一種包括具有電平移動功能的寄存器(4)的半導(dǎo)體集成電路,還包括第一邏輯門電路(3、7);第二邏輯門電路(5),第一邏輯門電路位于寄存器(4)的輸入側(cè),而第二邏輯門電路位于其輸出側(cè),所述寄存器(4)接收并存儲一低壓驅(qū)動的第一邏輯門電路的低壓輸出信號并將該低壓信號的電平變換成高壓信號的電平,然后將該高壓信號輸出到高壓驅(qū)動的第二邏輯門電路(5a)。利用這種半導(dǎo)體集成電路,可簡單進行電路設(shè)計,并能實現(xiàn)半導(dǎo)體集成電路的低功耗化。
文檔編號G06F17/50GK1221984SQ9811635
公開日1999年7月7日 申請日期1998年7月22日 優(yōu)先權(quán)日1994年1月19日
發(fā)明者小原一剛 申請人:松下電器產(chǎn)業(yè)株式會社