用于大整數(shù)運算的向量指令的裝置和方法
【專利摘要】描述了一種裝置，該裝置包括具有指令執(zhí)行流水線的半導體芯片，該指令執(zhí)行流水線具有帶有各自的邏輯電路的一個或多個執(zhí)行單元，用于：a)執(zhí)行第一指令，該第一指令將第一輸入操作數(shù)與第二輸入操作數(shù)相乘并給出結(jié)果的低部分，其中第一和第二輸入操作數(shù)是第一和第二輸入向量的相應(yīng)元素；b)執(zhí)行第二指令，該第二指令將第一輸入操作數(shù)與第二輸入操作數(shù)相乘并給出結(jié)果的高部分，其中第一和第二輸入操作數(shù)是第一和第二輸入向量的相應(yīng)元素；以及c)執(zhí)行加法指令，其中將加法指令的相加操作的進位項記錄在掩碼寄存器中。
【專利說明】用于大整數(shù)運算的向量指令的裝置和方法
[0001]背景【技術(shù)領(lǐng)域】
[0002]本發(fā)明一般地涉及計算科學，更具體地涉及用于大整數(shù)運算的向量指令的裝置和方法。
【背景技術(shù)】
[0003]圖1示出了在半導體芯片上用邏輯電路實現(xiàn)的處理核100的高級圖。該處理核包括流水線101。該流水線由各自被設(shè)計成在完全執(zhí)行程序代碼指令所需的多步驟過程中執(zhí)行特定步驟的多個級組成。這些級通常至少包括:1)指令取出和解碼；2)數(shù)據(jù)取出；3)執(zhí)行；4)寫回。執(zhí)行級對由在先前級(例如在上述步驟I))中所取出和解碼的指令所標識并在另一先前級(例如在上述步驟2))中被取出的數(shù)據(jù)執(zhí)行由在先前級(例如在上述步驟
I))中取出和解碼的指令所標識的特定操作。被操作的數(shù)據(jù)通常是從(通用)寄存器存儲空間102中取出的。在該操作完成時所創(chuàng)建的新數(shù)據(jù)通常也被“寫回”寄存器存儲空間(例如在上述級4))。
[0004]與執(zhí)行級相關(guān)聯(lián)的邏輯電路通常由多個“執(zhí)行單元”或“功能單元” 103_1至103_N構(gòu)成，這些單元各自被設(shè)計成執(zhí)行其自身的唯一操作子集(例如，第一功能單元執(zhí)行整數(shù)數(shù)學操作，第二功能單元執(zhí)行浮點指令，第三功能單元執(zhí)行從高速緩存/存儲器的加載操作和/或到高速緩存/存儲器的存儲操作等等)。由所有這些功能單元執(zhí)行的所有操作的集合與處理核100所支持的“指令集”相對應(yīng)。
[0005]計算機科學領(lǐng)域中廣泛認可兩種類型的處理器架構(gòu):“標量”和“向量”。標量處理器被設(shè)計成執(zhí)行對單個數(shù)據(jù)集進行操作的指令，而向量處理器被設(shè)計成執(zhí)行對多個數(shù)據(jù)集進行操作的指令。圖2A和2B呈現(xiàn)了展示標量處理器與向量處理器之間的基本差異的比較示例。
[0006]圖2A示出標量AND (與)指令的示例，其中單個操作數(shù)集A和B —起進行“與”運算以產(chǎn)生單個(或“標量”)結(jié)果C(S卩，AB = C)。相反，圖2B示出向量AND指令的示例，其中兩個操作數(shù)集A/B和D/E并行地分別一起進行“與”運算以同時產(chǎn)生向量結(jié)果C和F(即，A.AND.B = C以及D.AND.E = F)。根據(jù)術(shù)語學，“向量”是具有多個“元素”的數(shù)據(jù)元素。例如，向量V = Q，R，S，T，U具有五個不同的元素:Q、R、S、T和U。示例性向量V的“尺寸”是
5(因為它具有5個元素)。
[0007]圖1還示出向量寄存器空間104的存在，該向量寄存器空間104不同于通用寄存器空間102。具體而言，通用寄存器空間102標準地用于存儲標量值。這樣，當各執(zhí)行單元中的任一個執(zhí)行標量操作時，它們標準地使用從通用寄存器存儲空間102調(diào)用的操作數(shù)(并將結(jié)果寫回通用寄存器存儲空間102)。相反，當各執(zhí)行單元中的任一個執(zhí)行向量操作時，它們標準地使用從向量寄存器空間107調(diào)用的操作數(shù)(并將結(jié)果寫回向量寄存器空間107)?？深愃频胤峙浯鎯ζ鞯牟煌瑓^(qū)域以存儲標量值和向量值。[0008]還應(yīng)注意，存在位于功能單元103_1到103_N的相應(yīng)輸入處的掩碼邏輯104_1到104_N,以及位于功能單元103_1到103_N的輸出處的掩碼邏輯105_1到105_N。在各種實現(xiàn)中，實際上僅實現(xiàn)這些層中的一個層一不過這并非嚴格要求。對于采用掩碼的任何指令，輸入掩碼邏輯104_1到104_N和/或輸出掩碼邏輯105_1到105_N可用于控制哪些元素被該向量指令有效地操作。在此，從掩碼寄存器空間106讀取掩碼向量(例如與從向量寄存器存儲空間107讀取的輸入數(shù)據(jù)向量一起)，并將該掩碼向量呈現(xiàn)給掩碼邏輯104、105層中的至少一層。
[0009]在執(zhí)行向量程序代碼的過程中，每一向量指令無需要求全數(shù)據(jù)字。例如，一些指令的輸入向量可能僅僅是8個元素，其他指令的輸入向量可能是16個元素，其他指令的輸入向量可能是32個元素，等等。因此，掩碼層104/105用于標識完整向量數(shù)據(jù)字中的應(yīng)用于特定指令的一組元素，以在多個指令之間實現(xiàn)不同的向量尺寸。通常，對于每一向量指令，掩碼寄存器空間106中所保持的特定掩碼模式被該指令調(diào)出，從掩碼寄存器空間中被取出并且被提供給掩碼層104/105中的任一者或兩者，以“啟用”針對該特定向量操作的正確元素集合。
【專利附圖】

【附圖說明】
[0010]本發(fā)明是通過示例說明的，而不僅局限于各個附圖的圖示，在附圖中，類似的參考標號表示類似的元件，其中:
[0011]圖1示出指令執(zhí)行流水線；
[0012]圖2a和2b將標量處理與向量處理進行比較；
[0013]圖3a到圖3c示出兩個大數(shù)字相乘的數(shù)學觀點(perspective)；
[0014]圖4a到4d涉及兩個大數(shù)字相乘的指令集及其序列碼的第一實施例；
[0015]圖5a到5c涉及兩個大數(shù)字相乘的指令集及其序列碼的第一實施例；
[0016]圖6A例示了示例性AVX指令格式；
[0017]圖6B示出來自圖6A的哪些字段構(gòu)成完整操作碼字段和基礎(chǔ)操作字段；
[0018]圖6C示出來自圖6A的哪些字段構(gòu)成寄存器索引字段；
[0019]圖7A-7B是示出根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其指令模板的框圖；
[0020]圖8是示出根據(jù)本發(fā)明的實施例的示例性專用向量友好指令格式的框圖；
[0021]圖9是根據(jù)本發(fā)明的一個實施例的寄存器架構(gòu)的框圖；
[0022]圖1OA是示出根據(jù)本發(fā)明的實施例的示例性有序流水線以及示例性寄存器重命名的無序發(fā)布/執(zhí)行流水線兩者的框圖；
[0023]圖1OB是示出根據(jù)本發(fā)明的各實施例的要包括在處理器中的有序架構(gòu)核的示例性實施例和示例性的寄存器重命名的無序發(fā)布/執(zhí)行架構(gòu)核的框圖；
[0024]圖1lA-B示出了更具體的示例性有序核架構(gòu)的框圖，該核將是芯片中的若干邏輯塊之一(包括相同類型和/或不同類型的其他核)；
[0025]圖12是根據(jù)本發(fā)明的實施例的可具有超過一個的核、可具有集成的存儲器控制器、并且可具有集成圖形的處理器的框圖；
[0026]圖13是根據(jù)本發(fā)明的實施例的示例性系統(tǒng)的框圖；[0027]圖14是根據(jù)本發(fā)明的實施例的第一更具體的示例性系統(tǒng)的框圖；
[0028]圖15是根據(jù)本發(fā)明的實施例的第二更具體的示例性系統(tǒng)的框圖；
[0029]圖16是根據(jù)本發(fā)明的實施例的SoC的框圖；
[0030]圖17是根據(jù)本發(fā)明的實施例的對比使用軟件指令變換器將源指令集中的二進制指令變換成目標指令集中的二進制指令的框圖。
【具體實施方式】
[0031]概覽
[0032]詳細描沭
[0033]圖3a到圖3c示出兩個大數(shù)字相乘的數(shù)學觀點，該兩個大數(shù)字相乘構(gòu)成以下進一步詳細描述的向量整數(shù)指令的基礎(chǔ)。為了簡單起見，圖3a中相乘的整數(shù)并非很大，而且按照以10為底數(shù)的形式(十個可能的數(shù)位O到9)而不是按照以2為底數(shù)的形式(兩個可能的數(shù)位O和I)來表示。然而，它們足以呈現(xiàn)本文中描述的能夠?qū)⒁?為底數(shù)的形式的大得多的數(shù)字進行相乘的指令的相關(guān)方面。
[0034]如圖3a中觀察到地，被乘數(shù)B = 765與乘數(shù)A = 834相乘(301)。部分乘積302的求和按照初等數(shù)學，并且示出最終結(jié)果為63，8010。明顯地，三個部分乘積302a、302b、302c可被視為類似于“右側(cè)樓梯”結(jié)構(gòu)303，其中:1)最低位的部分乘積302a對應(yīng)于乘數(shù)的最低數(shù)位A[O] = 4與被乘數(shù)的所有3個數(shù)位B [2:0] = 765相乘；2)中間位的部分乘積302b相對于最低位的部分乘積302a向左移動一位，并且對應(yīng)于乘數(shù)的中間數(shù)位A[l] = 3與被乘數(shù)的所有3個數(shù)位B [2:0] = 765相乘；以及3)最高位的部分乘積302c相對于中間位的部分乘積302b向左移動一位，并且對應(yīng)于乘數(shù)的最高數(shù)位A[2] = 8與被乘數(shù)的所有3個數(shù)位B[2:0] = 765相乘。
[0035]這樣，三個部分乘積可被表示為:1)用于最低位的部分乘積302a的A [O] [2:0]；
2)用于中間位的部分乘積302b的A[1]*B[2:0];以及3)用于最高位的部分乘積302c的A[2]*B[2:0]。
[0036]圖3b示出了用于確定部分乘積的觀點。具體地，也可將每個部分乘積302a、302b、302c的計算視為與以上所討論的幾乎相同的各個右側(cè)樓梯結(jié)構(gòu)。例如，可通過對三個子部分乘積304a、304b、304c求和來確定最低位的部分乘積302a。在此,第一子部分乘積304a對應(yīng)于A [O] *B [O](即4*5 = 20)，第二子部分乘積304b對應(yīng)于相對于第一子部分乘積304a向左移一個數(shù)位的A[O] [I](即4*6 = 24)，以及第三子部分乘積304c對應(yīng)于相對于第二子部分乘積304b向左移一個數(shù)位的A[O] [2](即4*7 = 28)。
[0037]通過將各個子部分乘積按照它們的對齊來相加(如箭頭305a_d所示)，確定部分乘積302a。注意，如進位項306所指示，考慮了進位項。按照如插圖307和308中看到的相似方式確定余下的部分乘積302b和302c。
[0038]圖3c示出流程圖，其示出了根據(jù)上述原理中的某些原理的乘法方法。在存儲元件S320中累加部分乘積數(shù)位。對于第一部分乘積項的遞歸330，將存儲元件S初始化為所有數(shù)位320_1均為O。通過選擇乘數(shù)中的最低數(shù)位(A[0])并將其與被乘數(shù)中的最低數(shù)位(B[O])相乘310，來確定第一部分乘積。然后將乘數(shù)中的最低數(shù)位A[0]與被乘數(shù)的下一較高數(shù)位(B[l])相乘311。兩個子部分乘積的最低數(shù)位與存儲元件S 320_1中其相應(yīng)的(對齊的)數(shù)位相加，并重新存儲在存儲元件S 320_2中。將具有重疊對齊的兩個子部分乘積的一對數(shù)位與存儲元件S 320_1中的它們相應(yīng)的(對齊的)數(shù)位相加313。將相加313的結(jié)果保持在存儲兀件320_2中。
[0039]接下來將乘數(shù)中的最低數(shù)位A[0]與被乘數(shù)314中的下一較高數(shù)位(B[2])相乘314，并將其結(jié)果與子部分乘積311的最高數(shù)位以及在存儲元件S中的它們相應(yīng)的(對齊的)數(shù)位相加315。將相加315的結(jié)果重新存儲在存儲元件S 320_2中。注意，相加315產(chǎn)生(316) 了進位項。
[0040]因為B [2]項是被乘數(shù)中的最高數(shù)位，所以將子部分乘積314的最高數(shù)位與存儲元件S中的其相應(yīng)的(對齊的)數(shù)位以及進位項相加317。此時，將第一部分乘積存儲在存儲元件S 320_2中。本領(lǐng)域普通技術(shù)人員將理解，可設(shè)計乘法、對齊、加法以及存儲過程的各種“內(nèi)核”，根據(jù)被乘數(shù)的尺寸針對多個附加的數(shù)位位置重復這些“內(nèi)核”。
[0041]在第一部分乘積被存儲在存儲元件320_2中的情況下，使用與過程330基本相似的過程來計算第二部分乘積A[1]*B[2:0]，并將所得的部分乘積的累加保留在存儲元件S320_3中。與第一部分乘積的計算相同，對于被乘數(shù)B中的每個數(shù)位，存在與乘數(shù)項(此情況下為A[l])的相乘，其結(jié)果被正確對齊，并且將兩個連續(xù)乘積的經(jīng)過對齊的數(shù)位相加。第二部分乘積的計算過程的附加特征是其“右側(cè)樓梯”結(jié)構(gòu)相對于先前(第一)部分乘積的“右側(cè)樓梯”結(jié)構(gòu)向左對齊一個數(shù)位。
[0042]利用相同的方法計算第三部分乘積，并將乘法的最終結(jié)果存儲在存儲元件320_4中。本領(lǐng)域普通技術(shù)人員將認識到，雖然僅示出了三次重復(因為被乘數(shù)僅具有三個數(shù)位)，但根據(jù)被乘數(shù)的尺寸，可將上述遞歸過程擴展成包括更多或更少次重復。
[0043]圖4a、b和5a、b涉及用于實現(xiàn)在半導體處理單元(例如多核CPU的處理核)中的指令集及其變型。在此，要將兩個大整數(shù)值A(chǔ)和B相乘。在實施例中，A和B都可以是512位那么大。在又一實施例中，A和B的每個“數(shù)位”被視為整個512位結(jié)構(gòu)內(nèi)的64位值。因此，A和B各自可被視為8元素向量那么大，其中該向量中的每個元素表示一個數(shù)位，并且每個數(shù)位是64位。
[0044]根據(jù)該觀點，部分乘積遞歸采取A[i]*B [7:0]的形式，其中A[i]表示被乘數(shù)A中的特定數(shù)位，且B[7:0]表示乘數(shù)B中的每個數(shù)位。如下文中更詳細描述地，與以上討論的方法類似地，通過確定i的每個值的部分乘積A [i]*B [7:0]來實現(xiàn)A*B的相乘，其中i表示被乘數(shù)A中的不同數(shù)位。同樣與以上討論的方法相似地，將同一部分乘積遞歸的對齊位以及沿同一對齊位置的從先前計算的部分乘積遞歸中存儲的值相加到一起。通過討論緊接著的以下示例，這些和其它特征將變得更明顯。
[0045]圖4a示出用于計算A[0]乘數(shù)項的部分乘積的指令序列401。在此，可將該指令序列視為針對j次遞歸中的每次遞歸來計算A[O]*B[j]的乘積，其中j = O到7(對于最大尺寸的被乘數(shù)B)。因為A[0]和B[j]項二者對應(yīng)于64位數(shù)位，所以針對二者的乘積分配128位。圖4a示出通過該指令序列實現(xiàn)的右側(cè)樓梯情況結(jié)構(gòu)。每個子部分乘積通過由64位低半部(“Lo”)和64位高半部(“Hi”)組成的128位數(shù)據(jù)結(jié)構(gòu)來表示。
[0046]指令序列401依賴于一類乘法指令，該類乘法指令返回子部分乘積A[i]*B[j]項的低半部或高半部。第一指令411 VPMUL_L0計算第一子部分乘積項(Α[0]*Β[0])并將其低半部(Lo_0)返回在結(jié)果寄存器R_Lo中。與子部分乘積項不同，在寄存器S中累加部分乘積項。在此，S是向量，其中向量S中的每個元素對應(yīng)于向量S中包含的累加部分乘積值中的64位數(shù)位。指令序列401對應(yīng)于初始遞歸(即對于A[0]項的遞歸)，因此預先將向量S初始化為所有位均具有值O。
[0047]第二指令412通過將R_Lo的內(nèi)容與S中的最低位元素/數(shù)位(S[0] = O)相加并重新存儲在S中來執(zhí)行對齊加法。指令411和412作為用于計算遞歸中的最低位值的初始的特殊序列。緊接著在下文中給出用于第一部分乘積計算的在多個j值上循環(huán)的操作420的“內(nèi)核”。
[0048]第三指令413 VPMUL_HI計算第一子部分乘積項(A[0]*B[0] ；j = O)并將其高半部(Hi_0)返回在結(jié)果寄存器R_Hi中。第四指令VPMUL_L0 414計算第二子部分乘積項(A[0]*B[1] ；j = I)并將其低半部(Lo_l)返回在結(jié)果寄存器R_Lo中。第五指令415通過將R_Lo、R_Hi的內(nèi)容與S中的它們相應(yīng)的(對齊的)元素/數(shù)位(S[l] = O)相加并重新存儲在S中來執(zhí)行對齊加法。
[0049]序列413、414和415對應(yīng)于可針對j = I到7循環(huán)的“內(nèi)核”420。例如，繼續(xù)下一 j = 2遞歸，第六指令416 VPMUL_HI計算第二子部分乘積項(A[0]*B[1] ；j = O)并將其高半部返回在結(jié)果寄存器R_Hi中。第七指令VP_MUL 417計算第三子部分乘積項(A[0]*B[2] ；j = 2)并將其低半部(Lo_2)返回在結(jié)果寄存器R_Lo中。第八指令418通過將R_Lo、R_Hi的內(nèi)容與S中的它們相應(yīng)的(對齊的)元素/數(shù)位(S[l] = O)相加并重新存儲在S中來執(zhí)行對齊加法。
[0050]內(nèi)核可繼續(xù)循環(huán)通過j = 7。在執(zhí)行j = 7循環(huán)之后，已經(jīng)通過元素S[7]計算了 S中的數(shù)位。完成第一部分乘積的遞歸的最終序列是執(zhí)行最后的VPMUL_HI指令421，該VPMUL_HI指令421計算第八個子部分乘積項(A[0]*B[7] ；j = 7)并將其高半部(Hi_7)返回至R_Hi，并且執(zhí)行最后的指令422，該最后的指令422執(zhí)行將R_Hi的內(nèi)容與S中的最高數(shù)位(S[8])的對齊相加423并將結(jié)果重新存儲在S中。此時，S包含第一部分乘積。
[0051]然后可基本如上述那樣計算每個后續(xù)的部分乘積。兩個顯著的特征為:S的初始值不再是零而是包含先前計算的部分乘積的累加；此外，每個部分乘積的對齊需要相對于先前計算的部分乘積向左移一個數(shù)位(類似于圖3b中的樓梯結(jié)構(gòu)的對齊關(guān)系)。
[0052]注意，S是9元素向量。S卩，S具有9個64位值來表示累加的部分乘積項。在最大向量尺寸是512位并且S的數(shù)位通過64位值來表示的實施例中，S的尺寸超過512位乘以128位。因此，該指令序列可使用兩個向量SI和S2，其中SI保持元素S[7:0]且S2保持S[8]。在該情況下，除了向S2寫入的指令425和427之外，以上描述的所有指令都從SI讀取/向SI寫入。
[0053]圖5a示出具有內(nèi)核中的不同操作模式的另一方法。如將在下文中更詳細討論地，圖5a的方法的可重復內(nèi)核包括兩個ADD (加法)指令，以幫助累加S中的相鄰元素的項。
[0054]對于初始j = O遞歸，執(zhí)行VPMUL_Lo指令511以確定A [O] [O]的低半部(Lo_0)并將結(jié)果存儲在R_Lo中，并且執(zhí)行VPMUL_Hi指令512以確定Α[0]*Β[0]的高半部(Hi_0)并將結(jié)果存儲在R_Hi中。然后ADD (加法)指令513將S [O]項(初始為零，如同初始j = O遞歸時的S的所有數(shù)位一樣)與R_Lo值相加并存儲回S[0]中。另一 ADD指令514將S [I]項與R_Hi值相加，并將結(jié)果存儲回S[I]中。
[0055]對于下一個j = I遞歸，再次執(zhí)行VPMUL_Lo和VPMUL_Hi指令515、516，并將各自的結(jié)果分別存儲在R_Lo和R_Hi中。第一后續(xù)的ADD(加法)指令將S[j] = S[l]的內(nèi)容與R_Lo的內(nèi)容相加517，并將結(jié)果存儲回S [j] =S [I]中。第二后續(xù)的ADD (加法)指令將S[j+1] = S[2]的內(nèi)容與R_Hi的內(nèi)容相加518，并將結(jié)果存儲回S[j+1] = S[2]中。
[0056]步驟511到514 (或515到518)對應(yīng)于針對j = 2到j(luò) = 7的接下來的遞歸中的每個遞歸重復的內(nèi)核。在j = 7循環(huán)的末尾，已經(jīng)寫入了數(shù)位S[2]到S[8]中的每一個，對應(yīng)于A[0]*B[7:0]的部分乘積。然后對于A[l]到A[7]中的每一個重復以上針對A[0]乘數(shù)描述的相同序列。在此，在S中更新/累加先前確定的部分乘積的累加部分乘積。與對于前一乘數(shù)項執(zhí)行的遞歸的對齊相比，乘數(shù)項的每個后續(xù)重復的對齊應(yīng)當向左對齊一個數(shù)位。
[0057]除了圖4a和5a中呈現(xiàn)的遞歸模式之外的其它遞歸模式也是可能的。圖4a和5a也可利用關(guān)于各個ADD操作的進位項的處理的獨特方法。具體而言，可使用掩碼向量寄存器空間來處理可從屬于ADD指令的結(jié)果的任何數(shù)學進位。
[0058]圖4b示出圖4a的內(nèi)核420的實施例的更具體實現(xiàn)。關(guān)于圖4b的方法，在其中看到的ADD指令包括附加的輸入k，該附加的輸入k對應(yīng)于用于保持進位項的掩碼寄存器。在此,通過掩碼寄存器k接收要包含到ADD指令的加法中的任何進位項，并將從該加法產(chǎn)生的任何進位項“寫回”至掩碼寄存器k。即，掩碼寄存器k被指定為包含源操作數(shù)430和結(jié)果431 二者。按照設(shè)想，源操作數(shù)k430保持來自緊鄰的前一遞歸的ADD指令的進位項。將該進位項加到由ADD指令432執(zhí)行的加法中。將從由ADD指令432執(zhí)行的加法產(chǎn)生的任何進位項存儲回k中作為結(jié)果進位項431，以供緊鄰的下一遞歸的ADD指令使用。
[0059]將三個操作數(shù)相加的數(shù)學偽像是進位項可能大于一個位。例如，如果將三個64位操作數(shù)相加，則結(jié)果可能是66位寬。因此，在這種情況下，進位項可能是2位而不是I位。在實施例中，并非將下一遞歸的ADD指令中的這些進位項數(shù)值地相加，而是將這些進位項簡單地“寫”為求和結(jié)果的最低位。S卩，實現(xiàn)ADD指令432的邏輯電路被設(shè)計成將k源操作數(shù)430的內(nèi)容寫為存儲在S中的ADD結(jié)果(不是進位結(jié)果431)的最低位。
[0060]圖5a的方法不利用“三輸入操作數(shù)”ADD指令。替代地，使用兩輸入操作數(shù)ADD指令。盡管如此，在每次遞歸中將三個項相加。因此，以上所提及的數(shù)學偽像仍然適用。即，至少對于64位數(shù)位，執(zhí)行用于完整計算每個S[j]項的加法可在數(shù)學上產(chǎn)生兩位進位項。為了解決該特征，如圖5b的更詳細遞歸流程中看到地，在掩碼寄存器空間中分別跟蹤兩個不同的進位項k0、kl。
[0061]基本上，由于任一加法會產(chǎn)生對于“下一向左加法”的進位項，只要按照這種方式轉(zhuǎn)發(fā)進位項，其數(shù)學結(jié)果就將是精確的。對指令流的仔細觀察揭示了所得的ko、kl進位項二者被用作它們相應(yīng)的“下一向左加法”的源操作數(shù)。
[0062]注意，在具有512位輸入操作數(shù)(其粒度可被設(shè)定為8個元素，其中每個元素64位)的向量處理器上執(zhí)行圖4a、4b、5a、5b的指令序列的場合，圖4a、4b、5a、5b的指令序列能夠支持同時將8個大的被乘數(shù)與8個相應(yīng)的大乘數(shù)相乘的過程。即,例如,可創(chuàng)建具有8個64位元素的第一輸入向量，其中每個元素對應(yīng)于8個不同被乘數(shù)中的特定數(shù)位，并且可創(chuàng)建具有8個64位元素的第二輸入向量，其中每個元素對應(yīng)于8個不同乘數(shù)中的特定數(shù)位。利用這些相似構(gòu)造的向量，圖4a、4b、5a和5b中看到的操作可同時將8個被乘數(shù)與乘數(shù)對相乘。[0063]圖4c示出可執(zhí)行上述的VPMUL_L0和VPMUL_HI指令的執(zhí)行單元的邏輯設(shè)計。圖4c的邏輯設(shè)計可用于支持圖4a、4b、5a或5b的乘法指令。如圖4c中看到地,乘法器450接收來自第一輸入操作數(shù)寄存器451的第一輸入操作數(shù)，并接收來自第二輸入操作數(shù)寄存器452的第二輸入操作數(shù)。輸入操作數(shù)寄存器451、452可以是向量寄存器空間的部分、指令執(zhí)行流水線的數(shù)據(jù)取出級的輸出、或執(zhí)行單元的輸入。多路復用器邏輯電路453選擇完整乘法輸出的低半部或右半部。從指令執(zhí)行流水線的指令取出和解碼級確定是選擇低半部還是右半部(具體地，指令操作碼的解碼指定該指令是VPMUL_L0還是VPMUL_HI)。
[0064]將所選擇的半部呈現(xiàn)給寫掩碼電路454。將掩碼向量寄存器455中存儲的掩碼向量作為寫掩碼電路454的輸入應(yīng)用。掩碼寫電路454將該掩碼應(yīng)用于所選擇的半部，并將結(jié)果寫入結(jié)果寄存器456。結(jié)果寄存器456可以位于向量寄存器空間中，或在執(zhí)行單元的輸出處?？稍趫D4c的基本設(shè)計中包括附加特征，諸如對不同的“數(shù)位”位寬的支持。在一個實施例中，乘法器、選擇邏輯以及寫掩碼電路的粒度使得數(shù)位寬度可以是2n的任何尺寸，只要它等于或小于最大向量輸入操作數(shù)尺寸(例如512位)。例如，如果η = 4，則數(shù)位寬度是16位，其對應(yīng)于在512位輸入操作數(shù)尺寸的情況下同時將32個不同的被乘數(shù)與相應(yīng)的乘數(shù)相乘的能力。
[0065]圖4d示出使用掩碼寄存器空間來處理進位項的三輸入操作數(shù)ADD指令的邏輯設(shè)計。圖4d的邏輯設(shè)計可由支持圖4a和4b的ADD指令的執(zhí)行單元使用。如圖4d中看到的，通過輸入操作數(shù)寄存器461、462和463,將三個輸入操作數(shù)分別提供給加法器電路464。輸入操作數(shù)寄存器461、462、463可以來自向量寄存器空間、指令執(zhí)行流水線的數(shù)據(jù)取出級的輸出、或執(zhí)行單元的輸入。掩碼輸入寄存器465可能接收執(zhí)行單元支持的其它指令的掩碼向量。作為結(jié)果，掩碼輸入寄存器465的輸出流向?qū)懷诖a電路466。掩碼輸入寄存器465可以是向量寄存器空間的部分、數(shù)據(jù)取出級的輸出或執(zhí)行單元的輸入。然而，為了支持三輸入ADD指令，掩碼寄存器465還提供進位項，這些進位項被提供給加法器464的進位輸入。作為替代，如上所述，傳送來自寄存器465的進位輸入的信號線可直接路由至結(jié)果的最低位。來自加法器464的進位輸出被提供給輸出掩碼寄存器467,輸出掩碼寄存器467的內(nèi)容可改寫寄存器465中的進位項的內(nèi)容，不論這些進位項源自什么寄存器。
[0066]圖5c示出用于使用掩碼寄存器空間來處理進位項的兩輸入操作數(shù)ADD指令的邏輯設(shè)計。圖5c的邏輯設(shè)計可由支持圖5a和5b的ADD指令的執(zhí)行單元使用。如圖5c中看到地，通過輸入操作數(shù)寄存器562和563將兩個輸入操作數(shù)分別提供給加法器電路564。輸入操作數(shù)寄存器562、563可以來自向量寄存器空間、指令執(zhí)行流水線的數(shù)據(jù)取出級的輸出或執(zhí)行單元的輸入。掩碼輸入寄存器565可能接收用于由執(zhí)行單元支持的其他指令的掩碼向量。結(jié)果，掩碼輸入寄存器565的輸出流向?qū)懷诖a電路566。掩碼輸入寄存器565可以是向量寄存器空間的部分、數(shù)據(jù)取出級的輸出或執(zhí)行單元的輸入。然而，為了支持兩輸入ADD指令，掩碼寄存器565也提供進位項，這些進位項被提供給加法器564的進位輸入。來自加法器564的進位輸出被提供給輸出掩碼寄存器567,輸出掩碼寄存器567的內(nèi)容可改寫寄存器565中的進位項的內(nèi)容，不論這些進位項源自什么寄存器。
[0067]示例性指令格式
[0068]本文中所描述的指令的實施例可以不同的格式體現(xiàn)。例如，本文描述的指令可體現(xiàn)為VEX、通用向量友好或其它格式。以下討論VEX和通用向量友好格式的細節(jié)。另外，在下文中詳述示例性系統(tǒng)、架構(gòu)、以及流水線。指令的實施例可在這些系統(tǒng)、架構(gòu)、以及流水線上執(zhí)行，但是不限于詳述的系統(tǒng)、架構(gòu)、以及流水線。
[0069]VEX指令格式
[0070]VEX編碼允許指令具有兩個以上操作數(shù)，并且允許SMD向量寄存器比128位長。VEX前綴的使用提供了三個操作數(shù)(或者更多)句法。例如，先前的兩操作數(shù)指令執(zhí)行改寫源操作數(shù)的操作(諸如A = A+B)。VEX前綴的使用使操作數(shù)執(zhí)行非破壞性操作，諸如A =B+C。
[0071]圖6A示出示例性AVX指令格式，包括VEX前綴602、實操作碼字段630、MoD R/M字節(jié)640、SIB字節(jié)650、位移字段662以及IMM8 672。圖6B示出來自圖6A的哪些字段構(gòu)成完整操作碼字段674和基礎(chǔ)操作字段642。圖6C示出來自圖6A的哪些字段構(gòu)成寄存器索引字段644。
[0072]VEX前綴(字節(jié)0-2)602以三字節(jié)形式進行編碼。第一字節(jié)是格式字段640 (VEX字節(jié)0，位[7:0])，該格式字段640包含明確的C4字節(jié)值(用于區(qū)分C4指令格式的唯一值)。第二-第三字節(jié)(VEX字節(jié)1-2)包括提供專用能力的多個位字段。具體地，REX字段605 (VEX字節(jié)I，位[7-5])由VEX.R位字段(VEX字節(jié)I，位[7] - R)、VEX.X位字段(VEX字節(jié)1，位[6] -X)以及VEX.B位字段(VEX字節(jié)1，位[5] - B)組成。這些指令的其他字段對如在本領(lǐng)域中已知的寄存器索引的較低三個位(rrr、xxx以及bbb)進行編碼，由此可通過增加VEX.R、VEX.X以及VEX.B來形成Rrrr、Xxxx以及Bbbb。操作碼映射字段615 (VEX字節(jié)1，位[4:0] - mmmmm)包括對隱含的前導操作碼字節(jié)進行編碼的內(nèi)容。W字段664(VEX字節(jié)2，位[7] -W)由記號VEX.W表示，并且提供取決于該指令而不同的功能。VEX.WW 620 (VEX字節(jié)2,位[6:3]-vvvv)的作用可包括如下:1)VEX.vvvv編碼第一源寄存器操作數(shù)且對具有兩個或兩個以上源操作數(shù)的指令有效，第一源寄存器操作數(shù)以反轉(zhuǎn)(I補碼)形式被指定；2) VEX.vvvv編碼目的地寄存器操作數(shù)，目的地寄存器操作數(shù)針對特定向量位移以多個I補碼的形式被指定；或者3) VEX.vvvv不對任何操作數(shù)進行編碼，保留該字段，并且應(yīng)當包含1111b。如果VEX.L668尺寸字段(VEX字節(jié)2，位[2]-L) = 0，則它指示128位向量；如果VEX.L= I，則它指示256位向量。前綴編碼字段625 (VEX字節(jié)2，位[1:0]-ρρ)提供了用于基礎(chǔ)操作字段的附加位。
[0073]實操作碼字段630 (字節(jié)3)還被稱為操作碼字節(jié)。操作碼的一部分在該字段中指定。
[0074]MOD R/M 字段 640 (字節(jié) 4)包括 MOD 字段 642 (位[7-6] )、Reg 字段 644 (位[5-3])、以及R/M字段646(位[2-0])。Reg字段644的作用可包括如下:對目的地寄存器操作數(shù)或源寄存器操作數(shù)(Rrrr中的rrr)進行編碼；或者被視為操作碼擴展且不用于對任何指令操作數(shù)進行編碼。R/M字段646的作用可包括如下:對引用存儲器地址的指令操作數(shù)進行編碼；或者對目的地寄存器操作數(shù)或源寄存器操作數(shù)進行編碼。
[0075]比例、索引、基址(SIB) —比例字段650(字節(jié)5)的內(nèi)容包括用于存儲器地址生成的SS652(位[7-6])。先前已經(jīng)針對寄存器索引Xxxx和Bbbb參考了 SIB.xxx 654(位[5-3])和 SIB.bbb 656 (位[2-0])的內(nèi)容。
[0076]位移字段662和立即數(shù)字段(IMM8)672包含地址數(shù)據(jù)。
[0077]通用向量友好指令格式[0078]向量友好指令格式是適于向量指令(例如，存在專用于向量操作的特定字段)的指令格式。盡管描述了其中通過向量友好指令格式支持向量和標量運算兩者的實施例，但是替換實施例僅使用通過向量友好指令格式的向量運算。
[0079]圖7A-7B是示出根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其指令模板的框圖。圖7A是示出根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其A類指令模板的框圖；而圖7B是示出根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其B類指令模板的框圖。具體地，針對通用向量友好指令格式700定義A類和B類指令模板，兩者包括無存儲器訪問705的指令模板和存儲器訪問720的指令模板。在向量友好指令格式的上下文中的術(shù)語“通用”指不束縛于任何專用指令集的指令格式。
[0080]盡管將描述其中向量友好指令格式支持64字節(jié)向量操作數(shù)長度(或尺寸)與32位(4字節(jié))或64位(8字節(jié))數(shù)據(jù)元素寬度(或尺寸)(并且由此，64字節(jié)向量由16雙字尺寸的元素或者替換地8四字尺寸的元素組成)、64字節(jié)向量操作數(shù)長度(或尺寸)與16位(2字節(jié))或8位(I字節(jié))數(shù)據(jù)元素寬度(或尺寸)、32字節(jié)向量操作數(shù)長度(或尺寸)與32位(4字節(jié))、64位(8字節(jié))、16位(2字節(jié))、或8位(I字節(jié))數(shù)據(jù)元素寬度(或尺寸)、以及16字節(jié)向量操作數(shù)長度(或尺寸)與32位(4字節(jié))、64位(8字節(jié))、16位(2字節(jié))、或8位(I字節(jié))數(shù)據(jù)元素寬度(或尺寸)的本發(fā)明的實施例，但是替換實施例可支持更大、更小、和/或不同的向量操作數(shù)尺寸(例如，256字節(jié)向量操作數(shù))與更大、更小或不同的數(shù)據(jù)元素寬度(例如，128位(16字節(jié))數(shù)據(jù)元素寬度)。
[0081]圖7A中的A類指令模板包括:1)在無存儲器訪問705的指令模板內(nèi)，示出無存儲器訪問的完全舍入(round)控制型操作710的指令模板、以及無存儲器訪問的數(shù)據(jù)變換型操作715的指令模板；以及2)在存儲器訪問720的指令模板內(nèi)，示出存儲器訪問的時效性725的指令模板和存儲器訪問的非時效性730的指令模板。圖7B中的B類指令模板包括:I)在無存儲器訪問705的指令模板內(nèi)，示出無存儲器訪問的寫掩碼控制的部分舍入控制型操作712的指令模板以及無存儲器訪問的寫掩碼控制的vsize型操作717的指令模板；以及2)在存儲器訪問720的指令模板內(nèi)，示出存儲器訪問的寫掩碼控制727的指令模板。
[0082]通用向量友好指令格式700包括以下列出的按照在圖7A-7B中示出的順序的如下字段。結(jié)合以上圖4a、4b、4c、4d和5a、5b、5c的討論，在實施例中，參考下文在圖7A-B和8中提供的格式細節(jié)，可利用非存儲器訪問指令類型705或存儲器訪問指令類型720。可在以下描述的寄存器地址字段744中標識讀取掩碼、輸入向量操作數(shù)和目的地的地址。在另一個實施例中，在寫掩碼字段770中指定寫掩碼。
[0083]格式字段740 —該字段中的特定值(指令格式標識符值)唯一地標識向量友好指令格式，并且由此標識指令在指令流中以向量友好指令格式出現(xiàn)。由此，該字段對于僅具有通用向量友好指令格式的指令集是不需要的，在這個意義上該字段是任選的。
[0084]基礎(chǔ)操作字段742 —其內(nèi)容區(qū)分不同的基礎(chǔ)操作。
[0085]寄存器索引字段744-其內(nèi)容直接或者通過地址生成來指定源或目的地操作數(shù)在寄存器中或者在存儲器中的位置。這些字段包括足夠數(shù)量的位以從PxQ(例如，32x512、16x128,32x1024,64x1024)個寄存器組選擇N個寄存器。盡管在一個實施例中N可高達三個源和一個目的地寄存器，但是替換實施例可支持更多或更少的源和目的地寄存器(例如，可支持高達兩個源，其中這些源中的一個源還用作目的地，可支持高達三個源，其中這些源中的一個源還用作目的地，可支持高達兩個源和一個目的地)。
[0086]修飾符(modifier)字段746 —其內(nèi)容將指定存儲器訪問的以通用向量指令格式出現(xiàn)的指令與不指定存儲器訪問的以通用向量指令格式出現(xiàn)的指令區(qū)分開；即在無存儲器訪問705的指令模板與存儲器訪問720的指令模板之間進行區(qū)分。存儲器訪問操作讀取和/或?qū)懭氲酱鎯ζ鲗哟?在一些情況下，使用寄存器中的值來指定源和/或目的地地址)，而非存儲器訪問操作不這樣(例如，源和/或目的地是寄存器)。盡管在一個實施例中，該字段還在三種不同的方式之間選擇以執(zhí)行存儲器地址計算，但是替換實施例可支持更多、更少或不同的方式來執(zhí)行存儲器地址計算。
[0087]擴充操作字段750 —其內(nèi)容區(qū)分除基礎(chǔ)操作以外還要執(zhí)行各種不同操作中的哪一個操作。該字段是針對上下文的。在本發(fā)明的一個實施例中，該字段被分成類字段768、α字段752、以及β字段754。擴充操作字段750允許在單一指令而非2、3或4個指令中執(zhí)行多組共同的操作。
[0088]比例字段760 —其內(nèi)容允許用于存儲器地址生成(例如，用于使用2ttw*索引+基址的地址生成)的索引字段的內(nèi)容的按比例縮放。
[0089]位移字段762A —其內(nèi)容用作存儲器地址生成的一部分(例如，用于使用2 索引+基址+位移的地址生成)。
[0090]位移因數(shù)字段762B(注意，位移字段762A直接在位移因數(shù)字段762B上的并置指示使用一個或另一個)一其內(nèi)容用作地址生成的一部分，它指定通過存儲器訪問的尺寸(N)按比例縮放的位移因數(shù)，其中N是存儲器訪問中的字節(jié)數(shù)量(例如，用于使用索弓I +基址+按比例縮放的位移的地址生成)。忽略冗余的低階位，并且因此將位移因數(shù)字段的內(nèi)容乘以存儲器操作數(shù)總尺寸(N)以生成在計算有效地址中使用的最終位移。N的值由處理器硬件在運行時基于完整操作碼字段774 (稍后在本文中描述)和數(shù)據(jù)操縱字段754C確定。位移字段762A和位移因數(shù)字段762B可以不用于無存儲器訪問705的指令模板和/或不同的實施例可實現(xiàn)兩者中的僅一個或不實現(xiàn)兩者中的任一個，在這個意義上位移字段762A和位移因數(shù)字段762B是任選的。
[0091]數(shù)據(jù)元素寬度字段764 —其內(nèi)容區(qū)分使用多個數(shù)據(jù)元素寬度中的哪一個(在一些實施例中用于所有指令，在其他實施例中只用于一些指令)。如果支持僅一個數(shù)據(jù)元素寬度和/或使用操作碼的某一方面來支持數(shù)據(jù)元素寬度，則該字段是不需要的，在這個意義上該字段是任選的。
[0092]寫掩碼字段770 —其內(nèi)容在每一數(shù)據(jù)元素位置的基礎(chǔ)上控制目的地向量操作數(shù)中的數(shù)據(jù)元素位置是否反映基礎(chǔ)操作和擴充操作的結(jié)果。A類指令模板支持合并-寫掩碼操作，而B類指令模板支持合并寫掩碼操作和歸零寫掩碼操作兩者。當合并時，向量掩碼允許在執(zhí)行任何操作期間保護目的地中的任何元素集免于更新(由基礎(chǔ)操作和擴充操作指定)；在另一實施例中，保持其中對應(yīng)掩碼位具有O的目的地的每一元素的舊值。相反，當歸零時，向量掩碼允許在執(zhí)行任何操作期間使目的地中的任何元素集歸零(由基礎(chǔ)操作和擴充操作指定)；在一個實施例中，目的地的元素在對應(yīng)掩碼位具有O值時被設(shè)為O。該功能的子集是控制執(zhí)行的操作的向量長度的能力(即，從第一個到最后一個要修改的元素的跨度)，然而，被修改的元素不一定要是連續(xù)的。由此，寫掩碼字段770允許部分向量操作，這包括加載、存儲、算術(shù)、邏輯等。盡管描述了其中寫掩碼字段770的內(nèi)容選擇了多個寫掩碼寄存器中的包含要使用的寫掩碼的一個寫掩碼寄存器(并且由此寫掩碼字段770的內(nèi)容間接地標識了要執(zhí)行的掩碼操作)的本發(fā)明的實施例，但是替換實施例相反或另外允許掩碼寫字段770的內(nèi)容直接地指定要執(zhí)行的掩碼操作。
[0093]立即數(shù)字段772 —其內(nèi)容允許對立即數(shù)的指定。該字段在實現(xiàn)不支持立即數(shù)的通用向量友好格式中不存在且在不使用立即數(shù)的指令中不存在，在這個意義上該字段是任選的。
[0094]類字段768 —其內(nèi)容在不同類的指令之間進行區(qū)分。參考圖7A-B，該字段的內(nèi)容在A類和B類指令之間進行選擇。在圖7A-B中，圓角方形用于指示專用值存在于字段中(例如，在圖7A-B中分別用于類字段768的A類768A和B類768B)。
[0095]A類指令模板
[0096]在A類非存儲器訪問705的指令模板的情況下，α字段752被解釋為其內(nèi)容區(qū)分要執(zhí)行不同擴充操作類型中的哪一種(例如，針對無存儲器訪問的舍入型操作710和無存儲器訪問的數(shù)據(jù)變換型操作715的指令模板分別指定舍入752Α.1和數(shù)據(jù)變換752Α.2)的RS字段752Α，而β字段754區(qū)分要執(zhí)行指定類型的操作中的哪一種。在無存儲器訪問705指令模板中，比例字段760、位移字段762Α以及位移比例字段762Β不存在。
[0097]無存儲器訪問的指令模板一完全舍入控制型操作
[0098]在無存儲器訪問的完全舍入控制型操作710的指令模板中，β字段754被解釋為其內(nèi)容提供靜態(tài)舍入的舍入控制字段754Α。盡管在本發(fā)明的所述實施例中舍入控制字段754Α包括抑制所有浮點異常(SAE)字段756和舍入操作控制字段758，但是替換實施例可支持、可將這些概念兩者都編碼成相同的字段或者只有這些概念/字段中的一個或另一個(例如，可僅有舍入操作控制字段758)。
[0099]SAE字段756 —其內(nèi)容區(qū)分是否停用異常事件報告；當SAE字段756的內(nèi)容指示啟用抑制時，給定指令不報告任何種類的浮點異常標志且不喚起任何浮點異常處理程序。
[0100]舍入操作控制字段758 —其內(nèi)容區(qū)分執(zhí)行一組舍入操作中的哪一個(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段758允許在每一指令的基礎(chǔ)上改變舍入模式。在其中處理器包括用于指定舍入模式的控制寄存器的本發(fā)明的一個實施例中，舍入操作控制字段750的內(nèi)容優(yōu)先于該寄存器值。
[0101 ] 無存儲器訪問的指令模板一數(shù)據(jù)變換型操作
[0102]在無存儲器訪問的數(shù)據(jù)變換型操作715的指令模板中，β字段754被解釋為數(shù)據(jù)變換字段754Β，其內(nèi)容區(qū)分要執(zhí)行多個數(shù)據(jù)變換中的哪一個(例如，無數(shù)據(jù)變換、混合、廣播)。
[0103]在A類存儲器訪問720的指令模板的情況下，α字段752被解釋為驅(qū)逐提示字段752Β，其內(nèi)容區(qū)分要使用驅(qū)逐提示中的哪一個(在圖7Α中，對于存儲器訪問時效性725的指令模板和存儲器訪問非時效性730的指令模板分別指定時效性的752Β.1和非時效性的752Β.2)，而β字段754被解釋為數(shù)據(jù)操縱字段754C，其內(nèi)容區(qū)分要執(zhí)行多個數(shù)據(jù)操縱操作(也稱為基元(primitive))中的哪一個(例如，無操縱、廣播、源的向上轉(zhuǎn)換、以及目的地的向下轉(zhuǎn)換)。存儲器訪問720的指令模板包括比例字段760、以及任選的位移字段762A或位移比例字段762B。
[0104]向量存儲器指令使用轉(zhuǎn)換支持來執(zhí)行來自存儲器的向量加載并將向量存儲到存儲器。如同尋常的向量指令，向量存儲器指令以數(shù)據(jù)元素式的方式與存儲器來回傳輸數(shù)據(jù)，其中實際傳輸?shù)脑赜蛇x為寫掩碼的向量掩碼的內(nèi)容規(guī)定。
[0105]存儲器訪問的指令模板一時效性的
[0106]時效性的數(shù)據(jù)是可能足夠快地重新使用以從高速緩存受益的數(shù)據(jù)。然而，這是提示，且不同的處理器可以不同的方式實現(xiàn)它，包括完全忽略該提示。
[0107]存儲器訪問的指令模板一非時效性的
[0108]非時效性的數(shù)據(jù)是不可能足夠快地重新使用以從第一級高速緩存中的高速緩存受益且應(yīng)當被給予驅(qū)逐優(yōu)先級的數(shù)據(jù)。然而，這是提示，且不同的處理器可以不同的方式實現(xiàn)它，包括完全忽略該提示。
[0109]B類指令模板
[0110]在B類指令模板的情況下，α字段752被解釋為寫掩碼控制(Z)字段752C，其內(nèi)容區(qū)分由寫掩碼字段770控制的寫掩碼操作應(yīng)當是合并還是歸零。
[0111]在B類非存儲器訪問705的指令模板的情況下，β字段754的一部分被解釋為RL字段757Α，其內(nèi)容區(qū)分要執(zhí)行不同擴充操作類型中的哪一種(例如，針對無存儲器訪問的寫掩碼控制部分舍入控制類型操作712的指令模板和無存儲器訪問的寫掩碼控制VSIZE型操作717的指令模板分別指定舍入757Α.1和向量長度(VSIZE) 757Α.2)，而β字段754的其余部分區(qū)分要執(zhí)行指定類型的操作中的哪一種。在無存儲器訪問705指令模板中，比例字段760、位移字段762Α以及位移比例字段762Β不存在。
[0112]在無存儲器訪問的寫掩碼控制的部分舍入控制型操作710的指令模板中，β字段754的其余部分被解釋為舍入操作字段759Α，并且停用異常事件報告(給定指令不報告任何種類的浮點異常標志且不喚起任何浮點異常處理程序)。
[0113]舍入操作控制字段759Α —只作為舍入操作控制字段758，其內(nèi)容區(qū)分執(zhí)行一組舍入操作中的哪一個(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段759Α允許在每一指令的基礎(chǔ)上改變舍入模式。在其中處理器包括用于指定舍入模式的控制寄存器的本發(fā)明的一個實施例中，舍入操作控制字段750的內(nèi)容優(yōu)先于該寄存器值。
[0114]在無存儲器訪問的寫掩碼控制VSIZE型操作717的指令模板中，β字段754的其余部分被解釋為向量長度字段759Β，其內(nèi)容區(qū)分要執(zhí)行多個數(shù)據(jù)向量長度中的哪一個(例如，128字節(jié)、256字節(jié)、或512字節(jié))。
[0115]在B類存儲器訪問720的指令模板的情況下，β字段754的一部分被解釋為廣播字段757Β，其內(nèi)容區(qū)分是否要執(zhí)行廣播型數(shù)據(jù)操縱操作，而β字段754的其余部分被解釋為向量長度字段759Β。存儲器訪問720的指令模板包括比例字段760、以及任選的位移字段762Α或位移比例字段762Β。
[0116]針對通用向量友好指令格式700，示出完整操作碼字段774包括格式字段740、基礎(chǔ)操作字段742以及數(shù)據(jù)元素寬度字段764。盡管示出了其中完整操作碼字段774包括所有這些字段的一個實施例，但是在不支持所有這些字段的實施例中，完整操作碼字段774包括少于所有的這些字段。完整操作碼字段774提供操作碼(opcode)。
[0117]擴充操作字段750、數(shù)據(jù)元素寬度字段764以及寫掩碼字段770允許在每一指令的基礎(chǔ)上以通用向量友好指令格式指定這些特征。[0118]寫掩碼字段和數(shù)據(jù)元素寬度字段的組合創(chuàng)建各種類型的指令，因為這些指令允許基于不同的數(shù)據(jù)元素寬度應(yīng)用該掩碼。
[0119]在A類和B類內(nèi)出現(xiàn)的各種指令模板在不同的情形下是有益的。在本發(fā)明的一些實施例中，不同處理器或者處理器內(nèi)的不同核可支持僅A類、僅B類、或者可支持兩類。舉例而言，期望用于通用計算的高性能通用無序核可僅支持B類，期望主要用于圖形和/或科學(吞吐量)計算的核可僅支持A類，并且期望用于兩者的核可支持兩者(當然，具有來自兩類的模板和指令的一些混合、但是并非來自兩類的所有模板和指令的核在本發(fā)明的范圍內(nèi))。同樣，單一處理器可包括多個核，所有核支持相同的類或者其中不同的核支持不同的類。舉例而言，在具有單獨的圖形和通用核的處理器中，圖形核中的期望主要用于圖形和/或科學計算的一個核可僅支持A類，而通用核中的一個或多個可以是具有期望用于通用計算的僅支持B類的無序執(zhí)行和寄存器重命名的高性能通用核。不具有單獨的圖形核的另一處理器可包括既支持A類又支持B類的一個或多個通用有序或無序核。當然，在本發(fā)明的不同實施例中，來自一類的特征也可在其他類中實現(xiàn)。可使以高級語言撰寫的程序成為(例如，及時編譯或者統(tǒng)計編譯)各種不同的可執(zhí)行形式，包括:1)僅具有用于執(zhí)行的目標處理器支持的類的指令的形式；或者2)具有使用所有類的指令的不同組合而編寫的替換例程且具有選擇這些例程以基于由當前正在執(zhí)行代碼的處理器支持的指令而執(zhí)行的控制流代碼的形式。
[0120]示例性專用向量友好指令格式
[0121]圖8是示出根據(jù)本發(fā)明的實施例的示例性專用向量友好指令格式的框圖。圖8示出專用向量友好指令格式800，其指定位置、尺寸、解釋和字段的次序、以及那些字段中的一些字段的值，在這個意義上向量友好指令格式800是專用的。專用向量友好指令格式800可用于擴展x86指令集，并且由此一些字段類似于在現(xiàn)有x86指令集及其擴展(例如，AVX)中使用的那些字段或與之相同。該格式保持與具有擴展的現(xiàn)有x86指令集的前綴編碼字段、實操作碼字節(jié)字段、MOD R/Μ字段、SIB字段、位移字段、以及立即數(shù)字段一致。示出來自圖7的字段，來自圖8的字段映射到來自圖7的字段。
[0122]應(yīng)當理解，雖然出于說明的目的在通用向量友好指令格式700的上下文中參考專用向量友好指令格式800描述了本發(fā)明的實施例，但是本發(fā)明不限于專用向量友好指令格式800，除非另有聲明。例如，通用向量友好指令格式700構(gòu)想各種字段的各種可能的尺寸，而專用向量友好指令格式800被示為具有特定尺寸的字段。作為具體示例，盡管在專用向量友好指令格式800中數(shù)據(jù)元素寬度字段764被示為一位字段，但是本發(fā)明不限于此(即，通用向量友好指令格式700構(gòu)想數(shù)據(jù)元素寬度字段764的其他尺寸)。
[0123]通用向量友好指令格式700包括以下列出的按照圖8A中示出的順序的如下字段。
[0124]EVEX前綴(字節(jié)0-3) 802 —以四字節(jié)形式進行編碼。
[0125]格式字段740(EVEX字節(jié)0，位[7:0]) —第一字節(jié)(EVEX字節(jié)O)是格式字段740，并且它包含0x62 (在本發(fā)明的一個實施例中用于區(qū)分向量友好指令格式的唯一值)。
[0126]第二一第四字節(jié)(EVEX字節(jié)1-3)包括提供專用能力的多個位字段。
[0127]REX 字段 805 (EVEX 字節(jié) I，位[7-5]) —由 EVEX.R 位字段(EVEX 字節(jié) I，位[7] - R)、EVEX.X 位字段(EVEX 字節(jié) 1，位[6] - X)以及(757BEX 字節(jié) 1，位[5] - B)組成。EVEX.R、EVEX.X和EVEX.B位字段提供與對應(yīng)VEX位字段相同的功能，并且使用I補碼的形式進行編碼，即ZMMO被編碼為1111B，ZMM15被編碼為0000B。這些指令的其他字段對如在本領(lǐng)域中已知的寄存器索引的較低三個位(rrr、xxx、以及bbb)進行編碼，由此可通過增加EVEX.R、EVEX.X 以及 EVEX.B 來形成 Rrrr、Xxxx 以及 Bbbb。
[0128]REX’字段710—這是REX’字段710的第一部分，并且是用于對擴展的32個寄存器集合的較高16個或較低16個寄存器進行編碼的EVEX.R’位字段(EVEX字節(jié)1，位[4] -R，)。在本發(fā)明的一個實施例中，該位與以下指示的其他位一起以位反轉(zhuǎn)的格式存儲以(在公知x86的32位模式下)與實操作碼字節(jié)是62的BOUND指令進行區(qū)分，但是在MOD R/Μ字段(在下文中描述)中不接受MOD字段中的值11 ;本發(fā)明的替換實施例不以反轉(zhuǎn)的格式存儲該指示的位以及其他指示的位。值I用于對較低16個寄存器進行編碼。換句話說，通過組合EVEX.R’、EVEX.R、以及來自其他字段的其他RRR來形成R’ Rrrr。
[0129]操作碼映射字段815(EVEX字節(jié)1，位[3:0] - _皿)-其內(nèi)容對隱含的前導操作碼字節(jié)(0F、0F38、或0F3)進行編碼。
[0130]數(shù)據(jù)元素寬度字段764 (EVEX字節(jié)2，位[7] - W) 一由記號EVEX.W表示。EVEX.W用于定義數(shù)據(jù)類型(32位數(shù)據(jù)元素或64位數(shù)據(jù)元素)的粒度(尺寸)。
[0131]EVEX.vvvv820 (EVEX 字節(jié) 2,位[6:3]_vvvv) — EVEX.vvvv 的作用可包括如下:1)EVEX.vvvv對以反轉(zhuǎn)(I補碼)的形式指定的第一源寄存器操作數(shù)進行編碼且對具有兩個或兩個以上源操作數(shù)的指令有效；2)EVEX.vvvv針對特定向量位移對以I補碼的形式指定的目的地寄存器操作數(shù)進行編碼；或者3)EVEX.vvvv不對任何操作數(shù)進行編碼，保留該字段，并且應(yīng)當包含1111b。由此，EVEX.vvvv字段820對以反轉(zhuǎn)(I補碼)的形式存儲的第一源寄存器指定符的4個低階位進行編碼。取決于該指令，額外不同的EVEX位字段用于將指定符尺寸擴展到32個寄存器。
[0132]EVEX.U768類字段(EVEX字節(jié)2，位[2]-U)—如果EVEX.U = 0，則它指示A類或EVEX.U0,如果 EVEX.U = 1，則它指示 B 類或 EVEX.Ul。
[0133]前綴編碼字段825 (EVEX字節(jié)2，位[1:0]-ρρ) —提供了用于基礎(chǔ)操作字段的附加位。除了對以EVEX前綴格式的傳統(tǒng)SSE指令提供支持以外，這也具有壓縮SMD前綴的益處(EVEX前綴只需要2位，而不是需要字節(jié)來表達SMD前綴)。在一個實施例中，為了支持使用以傳統(tǒng)格式和以EVEX前綴格式的SMD前綴(66H、F2H、F3H)的傳統(tǒng)SSE指令，將這些傳統(tǒng)SMD前綴編碼成SMD前綴編碼字段；并且在運行時在提供給解碼器的PLA之前被擴展成傳統(tǒng)SMD前綴(因此PLA可執(zhí)行傳統(tǒng)和EVEX格式的這些傳統(tǒng)指令，而無需修改)。雖然較新的指令可將EVEX前綴編碼字段的內(nèi)容直接作為操作碼擴展，但是為了一致性，特定實施例以類似的方式擴展，但允許由這些傳統(tǒng)SIMD前綴指定不同的含義。替換實施例可重新設(shè)計PLA以支持2位SMD前綴編碼，并且由此不需要擴展。
[0134]α 字段 752 (EVEX 字節(jié) 3，位[7] - EH,也稱為 EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫掩碼控制、以及EVEX.N;也以α示出)一如先前所述，該字段是針對上下文的。
[0135]β 字段 754 (EVEX 字節(jié) 3，位[6:4]_SSS，也稱為 EVEX.s2_0、EVEX.r2_0、EVEX.rrl、EVEX.LLO、EVEX.LLB ;也以β β β示出)一如先前所述，該字段是針對上下文的。
[0136]REX’字段710 —這是REX’字段的其余部分，并且是可用于對擴展的32個寄存器集合的較高16個或較低16個寄存器進行編碼的EVEX.V’位字段(EVEX字節(jié)3，位[3] - V’)。該位以位反轉(zhuǎn)的格式存儲。值I用于對較低16個寄存器進行編碼。換句話說，通過組合EVEX.V’、EVEX.VVW 來形成 V’ VVVV。
[0137]寫掩碼字段770 (EVEX字節(jié)3，位[2:0]_kkk) —其內(nèi)容指定寫掩碼寄存器中的寄存器索引，如先前所述。在本發(fā)明的一個實施例中，特定值EVEX.kkk = 000具有暗示沒有寫掩碼用于特定指令的特殊行為(這可以各種方式實現(xiàn)，包括使用硬連線到所有的寫掩碼或者旁路掩碼硬件的硬件來實現(xiàn))。
[0138]實操作碼字段830 (字節(jié)4)還被稱為操作碼字節(jié)。操作碼的一部分在該字段中被指定。
[0139]MOD R/Μ字段840 (字節(jié)5)包括MOD字段842、Reg字段844、以及R/Μ字段846。如先前所述的，MOD字段842的內(nèi)容將存儲器訪問和非存儲器訪問操作區(qū)分開。Reg字段844的作用可被歸結(jié)為兩種情形:對目的地寄存器操作數(shù)或源寄存器操作數(shù)進行編碼；或者被視為操作碼擴展且不用于對任何指令操作數(shù)進行編碼。R/Μ字段846的作用可包括如下:對引用存儲器地址的指令操作數(shù)進行編碼；或者對目的地寄存器操作數(shù)或源寄存器操作數(shù)進行編碼。
[0140]比例、索引、基址(SIB)字節(jié)(字節(jié)6)—如先前所述的，比例字段750的內(nèi)容用于存儲器地址生成。SIB.XXX 854和SIB.bbb 856 一先前已經(jīng)針對寄存器索引Xxxx和Bbbb提及了這些字段的內(nèi)容。
[0141]位移字段762A (字節(jié)7-10) —當MOD字段842包含10時，字節(jié)7_10是位移字段762A，并且它與傳統(tǒng)32位位移(disp32) —樣地工作，并且以字節(jié)粒度工作。
[0142]位移因數(shù)字段762B (字節(jié)7) —當MOD字段842包含OI時，字節(jié)7是位移因數(shù)字段762B。該字段的位置與傳統(tǒng)x86指令集8位位移(disp8)的位置相同，它以字節(jié)粒度工作。由于disp8是符號擴展的，因此它僅能在-128和127字節(jié)偏移量之間尋址；在64字節(jié)高速緩存行的方面，disp8使用可被設(shè)為僅四個真正有用的值-128、-64、0和64的8位；由于常常需要更大的范圍，所以使用disp32 ;然而，disp32需要4個字節(jié)。與disp8和disp32對比，位移因數(shù)字段762B是dispS的重新解釋；當使用位移因數(shù)字段762B時，通過將位移因數(shù)字段的內(nèi)容乘以存儲器操作數(shù)訪問的尺寸(N)來確定實際位移。該類型的位移被稱為disp8*N。這減小了平均指令長度(單個字節(jié)用于位移，但具有大得多的范圍)。這種壓縮位移基于有效位移是存儲器訪問的粒度的倍數(shù)的假設(shè)，并且由此地址偏移量的冗余低階位不需要被編碼。換句話說，位移因數(shù)字段762B替代傳統(tǒng)x86指令集8位位移。由此，位移因數(shù)字段762B以與x86指令集8位位移相同的方式(因此在ModRM/SIB編碼規(guī)則中沒有變化)進行編碼，唯一的不同在于，將dispS超載至disp8*N。換句話說，在編碼規(guī)則或編碼長度中沒有變化，而僅在通過硬件對位移值的解釋中有變化(這需要按存儲器操作數(shù)的尺寸按比例縮放位移量以獲得字節(jié)式地址偏移量)。
[0143]立即數(shù)字段772如先前所述地操作。
[0144]完整操作碼字段
[0145]圖SB是示出根據(jù)本發(fā)明的實施例的構(gòu)成完整操作碼字段774的具有專用向量友好指令格式800的字段的框圖。具體地，完整操作碼字段774包括格式字段740、基礎(chǔ)操作字段742、以及數(shù)據(jù)元素寬度(W)字段764?；A(chǔ)操作字段742包括前綴編碼字段825、操作碼映射字段815以及實操作碼字段830。
[0146]寄存器索引字段[0147]圖SC是示出根據(jù)本發(fā)明的一個實施例的構(gòu)成寄存器索引字段744的具有專用向量友好指令格式800的字段的框圖。具體地，寄存器索引字段744包括REX字段805、REX’字段 810、MODR/M.reg 字段 844、MODR/M.r/m 字段 846、VVVV 字段 820、xxx 字段 854 以及bbb 字段 856。
[0148]擴充操作字段
[0149]圖8D是示出根據(jù)本發(fā)明的一個實施例的構(gòu)成擴充操作字段750的具有專用向量友好指令格式800的字段的框圖。當類(U)字段768包含O時，它表明EVEX.U0(A類768A)；當它包含I時，它表明EV EX.Ul (B類768B)。當U = O且MOD字段842包含11 (表明無存儲器訪問操作)時，α字段752 (EVEX字節(jié)3，位[7] - EH)被解釋為rs字段752A。當rs字段752A包含I (舍入752A.1)時，β字段754 (EVEX字節(jié)3，位[6:4] - SSS)被解釋為舍入控制字段754A。舍入控制字段754A包括一位SAE字段756和兩位舍入操作字段758。當rs字段752A包含O (數(shù)據(jù)變換752A.2)時，β字段754 (EVEX字節(jié)3，位[6:4] - SSS)被解釋為三位數(shù)據(jù)變換字段754Β。當U = O且MOD字段842包含00、01或10 (表明存儲器訪問操作)時，α字段752 (EVEX字節(jié)3，位[7] -EH)被解釋為驅(qū)逐提示(EH)字段752B且β字段754(EVEX字節(jié)3，位[6:4] - SSS)被解釋為三位數(shù)據(jù)操縱字段754C。
[0150]當U = I時，α字段752(EVEX字節(jié)3，位[7] - EH)被解釋為寫掩碼控制(Z)字段752C。當U = I且MOD字段842包含11 (表明無存儲器訪問操作)時，β字段754的一部分(EVEX字節(jié)3，位[4] - S0)被解釋為RL字段757Α ;當它包含I (舍入757Α.1)時，β字段754的其余部分(EVEX字節(jié)3，位[6_5] - S2^1)被解釋為舍入操作字段759Α，而當RL字段757Α包含0(VSIZE757.A2)時，β字段754的其余部分(EVEX字節(jié)3，位[6-5]-?^)被解釋為向量長度字段759B(EVEX字節(jié)3，位[6-5] - L1J。當U= I且MOD字段842包含00、01或10(表明存儲器訪問操作)時，β字段754(EVEX字節(jié)3，位[6:4] - SSS)被解釋為向量長度字段759B (EVEX字節(jié)3，位[6-5] - L卜0)和廣播字段757B (EVEX字節(jié)3，位[4] - B)。
[0151]示例性寄存器架構(gòu)
[0152]圖9是根據(jù)本發(fā)明的一個實施例的寄存器架構(gòu)900的框圖。在所示出的實施例中，有32個512位寬的向量寄存器910 ;這些寄存器被引用為zmmO到zmm31。較低的16zmm寄存器的較低階256個位覆蓋在寄存器ymmO-16上。較低的16zmm寄存器的較低階128個位(ymm寄存器的較低階128個位)覆蓋在寄存器xmmO-15上。專用向量友好指令格式800對這些覆蓋的寄存器組操作，如在以下表格中所示的。
[0153]
【權(quán)利要求】
1.一種方法，包括: 執(zhí)行第一指令，所述第一指令將第一輸入操作數(shù)與第二輸入操作數(shù)相乘并給出結(jié)果的低部分，所述第一輸入操作數(shù)表示乘數(shù)的第一數(shù)位，所述第二輸入操作數(shù)表示被乘數(shù)的第一數(shù)位； 執(zhí)行第二指令，所述第二指令將所述第一輸入操作數(shù)與所述第二輸入操作數(shù)相乘并給出結(jié)果的高部分； 執(zhí)行第三指令，所述第三指令將第一輸入操作數(shù)與第三輸入操作數(shù)相乘并給出結(jié)果的低部分，所述第三輸入操作數(shù)表示所述被乘數(shù)的與所述被乘數(shù)的所述第一數(shù)位相鄰的數(shù)位； 執(zhí)行第四指令，所述第四指令將所述第一輸入操作數(shù)與所述第三輸入操作數(shù)相乘并給出結(jié)果的高部分；以及 利用一個或兩個加法指令將經(jīng)對齊的所述高部分和低部分與經(jīng)對齊的累加的部分乘積數(shù)位相加。
2.如權(quán)利要求1所述的方法，其特征在于，所述第一和第二指令在同一遞歸中執(zhí)行。
3.如權(quán)利要求1所述的方法，其特征在于，利用單個加法指令來執(zhí)行所述相加操作。
4.如權(quán)利要求1所述的方法，其特征在于，將所述相加操作的進位項記錄在掩碼寄存器中。
5.如權(quán)利要求1所述的方法，其特征在于，利用兩個加法指令來執(zhí)行所述相加操作。
6.如權(quán)利要求1所述的方法，其特征在于，所述相加操作的進位項產(chǎn)生多于I個的位。
7.如權(quán)利要求6所述的方法，其特征在于，將所述進位項寫為下一較高位的累加部分乘積項的最低位。
8.一種裝置，包括: 具有指令執(zhí)行流水線的半導體芯片，所述指令執(zhí)行流水線具有帶有各自的邏輯電路的一個或多個執(zhí)行單元，用于: a)執(zhí)行第一指令，所述第一指令將第一輸入操作數(shù)與第二輸入操作數(shù)相乘并給出結(jié)果的低部分，所述第一和第二輸入操作數(shù)是第一和第二輸入向量的相應(yīng)元素； b)執(zhí)行第二指令，所述第二指令將第一輸入操作數(shù)與第二輸入操作數(shù)相乘并給出結(jié)果的高部分，所述第一和第二輸入操作數(shù)是第一和第二輸入向量的相應(yīng)元素；以及 c)執(zhí)行加法指令，其中將所述加法指令的相加操作的進位項記錄在掩碼寄存器中。
9.如權(quán)利要求8所述的裝置，其特征在于，所述加法指令將三個輸入向量的相應(yīng)元素的三個輸入操作數(shù)相加。
10.如權(quán)利要求8所述的裝置，其特征在于，所述加法指令通過所述掩碼寄存器接受輸入進位項。
11.如權(quán)利要求10所述的裝置，其特征在于，所述加法指令將輸出進位項記錄在所述掩碼寄存器中。
12.如權(quán)利要求10所述的裝置，其特征在于，所述加法指令將所述輸入進位項寫為其加法結(jié)果的最低位。
13.如權(quán)利要求8所述的裝置，其特征在于，所述加法指令將輸出進位項記錄在所述掩碼寄存器中。
14.如權(quán)利要求8所述的裝置，其特征在于，所述第一和第二指令是將第一和第二輸入向量的相應(yīng)元素相乘的向量指令，所述第一輸入操作數(shù)是所述第一輸入向量的元素，且所述第二輸入操作數(shù)是第二輸入向量的元素。
15.一種機器可讀介質(zhì)，包含程序代碼，所述程序代碼在由處理單元處理時導致執(zhí)行一種方法，所述方法包括: 執(zhí)行第一指令，所述第一指令將第一輸入操作數(shù)與第二輸入操作數(shù)相乘并給出結(jié)果的低部分，所述第一輸入操作數(shù)表示乘數(shù)的第一數(shù)位，所述第二輸入操作數(shù)表示被乘數(shù)的第一數(shù)位； 執(zhí)行第二指令，所述第二指令將所述第一輸入操作數(shù)與所述第二輸入操作數(shù)相乘并給出結(jié)果的高部分； 執(zhí)行第三指令，所述第三指令將所述第一輸入操作數(shù)與第三輸入操作數(shù)相乘并給出結(jié)果的低部分，所述第三輸入操作數(shù)表示所述被乘數(shù)的與所述被乘數(shù)的所述第一數(shù)位相鄰的數(shù)位； 執(zhí)行第四指令，所述第四指令將所述第一輸入操作數(shù)與所述第三輸入操作數(shù)相乘并給出結(jié)果的高部分；以及 利用一個或兩個加法指令將經(jīng)對齊的所述高部分和低部分與經(jīng)對齊的累加的部分乘積數(shù)位相加。
16.如權(quán)利要求15所述的機器可讀介質(zhì)，其特征在于，所述第一和第二指令在同一遞歸中執(zhí)行。
17.如權(quán)利要求15所述的機器可讀介質(zhì)，其特征在于，利用單個加法指令來執(zhí)行所述相加操作。
18.如權(quán)利要求15所述的機器可讀介質(zhì)，其特征在于，所述相加操作的進位項被記錄在掩碼寄存器中。
19.如權(quán)利要求15所述的機器可讀介質(zhì)，其特征在于，利用兩個加法指令來執(zhí)行所述相加操作。
20.如權(quán)利要求15所述的機器可讀介質(zhì)，其特征在于，所述相加操作的進位項產(chǎn)生多于I個的位。
21.如權(quán)利要求20所述的機器可讀介質(zhì)，其特征在于，所述進位項是輸入進位項，且所述輸入進位項被寫為所述加法的結(jié)果的最低位。
22.—種方法,包括: 在多次重復中分別計算固定乘數(shù)操作數(shù)數(shù)位和被乘數(shù)的連續(xù)數(shù)位的積的最高位部分和最低位部分，并在所述多次重復中將經(jīng)對齊的所述最高位部分和最低位部分相加。
【文檔編號】G06F9/302GK104011661SQ201180075776
【公開日】2014年8月27日 申請日期:2011年12月23日 優(yōu)先權(quán)日:2011年12月23日
【發(fā)明者】G·M·沃爾里齊, K·S·雅普, J·D·吉爾福德, E·奧茲圖科, V·戈帕爾, W·K·費格哈利, S·M·格爾雷, M·G·迪克森 申請人:英特爾公司