專利名稱：形成電阻布局圖形的方法
技術領域：
本發(fā)明涉及半導體制造技術領域，特別涉及一種形成電阻布局圖形的方法。
背景技術：
半導體集成電路的設計和制造過程主要包括根據(jù)所需實現(xiàn)的功能進行集成電路設計；根據(jù)集成電路設計進行集成電路布局；對集成電路布局進行設計規(guī)則檢查和邏輯操作；考量曝光時的光學鄰近效應(OPE，Optical Proximity Effect)對集成電路布局進行光學鄰近修正(OPC，Optical Proximity Correction)；然后，以上述經(jīng)過檢查和修正的集成電路布局制作光罩；最后，使用光刻工藝將光罩上的集成電路布局曝光在半導體芯片上。目前在半導體制造工藝中，通常需要利用半導體材料形成電阻，例如常用的有P 摻雜POLY電阻，其是同P型摻雜的柵極在相同的工藝中形成的；N摻雜POLY電阻，其是同N型摻雜的柵極在相同的工藝中形成的；P摻雜硅電阻，其是同P型源漏區(qū)在相同的工藝中形成的；N摻雜硅電阻，其是同N型源漏區(qū)在相同的工藝中形成的，例如在公開號 “CN1610015A”的中國專利文獻中提供了一種多晶硅電阻元件及其制造方法。由于上述電阻需要和一些有源器件，例如MOS晶體管，同時形成，因此MOS器件的工藝，就決定了上述電阻的方塊電阻，因此如果想要得到所需阻值的電阻，就需要調(diào)節(jié)電阻的面積，由于芯片面積在芯片制造中具有嚴格的要求，因此利用面積來調(diào)節(jié)電阻的阻值是非常有限的。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種形成電阻布局圖形的方法，提高了電阻的可調(diào)節(jié)性。為了解決上述問題，本發(fā)明提供了一種形成電阻布局圖形的方法，包括提供初始布局圖形的步驟，所述初始布局圖形至少包括電阻圖形和至少一種應力膜圖形，還包括下述步驟確定所述電阻圖形對應的電阻種類和所述應力膜圖形對應的應力膜種類；獲取對應于所述確定的電阻種類和應力膜種類的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系，其中，不同的組合布局圖形包含各種應力膜圖形對所述電阻圖形的覆蓋與否情形的不同組合，所述方塊電阻變化率是指利用所述組合布局圖形得到的電阻的方塊電阻相對于利用所述初始布局圖形得到的電阻的方塊電阻的變化率；根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形；調(diào)整所述初始布局圖形的應力膜圖形，以使調(diào)整后的布局圖形與所述選擇的組合布局圖形的應力膜圖形對所述電阻圖形的覆蓋與否情形相同?？蛇x的，在獲取對應于所述確定的電阻種類和應力膜種類的多個組合布局圖形與利用所述布局圖形得到的電阻的方塊電阻變化率的對應關系之前，建立對應于不同種類電阻和不同種類應力膜的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系?？蛇x的，利用所述組合布局圖形得到的電阻的方塊電阻變化率通過下述步驟獲得測量利用所述初始布局圖形得到的電阻的方塊電阻；測量利用所述組合布局圖形得到的電阻的方塊電阻；計算所述組合布局圖形得到的電阻的方塊電阻相對于所述初始布局圖形得到的電阻的方塊電阻的變化率?？蛇x的，所述調(diào)整所述初始布局圖形的應力膜圖形是指調(diào)整所述初始布局圖形的應力膜的邊界?？蛇x的，調(diào)整所述初始布局圖形的應力膜的邊界包括若所述初始布局圖形的一應力膜圖形未覆蓋所述電阻圖形，所述選擇的組合布局圖形的該應力膜圖形覆蓋所述電阻圖形，則調(diào)整該應力膜圖形的邊界使該應力膜圖形覆蓋所述電阻圖形；若所述初始布局圖形的一應力膜圖形覆蓋所述電阻圖形，所述選擇的組合布局圖形的該應力膜圖形未覆蓋所述電阻圖形，則調(diào)整該應力膜圖形使該應力膜圖形不覆蓋所述電阻圖形。可選的，所述電阻為P摻雜POLY電阻，N摻雜POLY電阻，P摻雜硅電阻或N摻雜硅電阻。可選的，所述應力膜為永久性的壓應力膜，永久性的拉應力膜，或利用應力記憶工藝形成的應力膜?？蛇x的，所述電阻的材料可以為多晶硅、鍺硅、鍺或單晶硅?？蛇x的，所述應力膜的材料可以為氮化硅或者氧化硅?？蛇x的，所述根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形步驟包括從所述獲取的對應關系中選擇方塊電阻最接近目標阻值的電阻的方塊電阻所對應的組合布局圖形，最接近目標阻值的電阻的阻值根據(jù)目標電阻和組合布局圖形的方塊電阻變化率確定。可選的，所述根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形步驟包括獲取目標阻值和利用所述初始布局圖形得到的電阻的阻值之間的比值關系；從所述獲取的對應關系中選擇與所述比值關系最接近的方塊電阻變化率所對應的組合布局圖形。與現(xiàn)有技術相比，本發(fā)明主要具有以下優(yōu)點本發(fā)明根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值和多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形；利用該組合布局圖形調(diào)節(jié)應力膜的邊界，以使調(diào)整后的布局圖形與所述選擇的組合布局圖形的應力膜圖形對所述電阻圖形的覆蓋與否情形相同。從而增加了電阻阻值調(diào)節(jié)的途徑，克服了現(xiàn)有技術只能通過調(diào)節(jié)電阻的面積來調(diào)節(jié)電阻的阻值的缺點，使得器件的設計更加靈活、精確。


通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1是本發(fā)明的形成電阻布局圖形的方法流程圖；圖2至圖3c是本發(fā)明的形成電阻布局圖形的方法一實施例的示意圖。
具體實施例方式由背景技術可知，現(xiàn)有的電阻制造中，由于電阻需要和一些有源器件，例如MOS晶體管，同時形成，因此MOS器件的工藝，就決定了上述電阻的方塊電阻，因此如果想要得到所需阻值的電阻，就需要調(diào)節(jié)電阻的面積，由于芯片面積在芯片制造中具有嚴格的要求，因此利用面積來調(diào)節(jié)電阻的阻值是非常有限的。本發(fā)明的發(fā)明人經(jīng)過大量的實驗發(fā)現(xiàn)，電阻的阻值與應力膜的覆蓋情形有一定的關系，因此提出了一種形成電阻布局圖形的方法，根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值和多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形；利用該布局圖形調(diào)節(jié)應力膜的邊界，以使調(diào)整后的布局圖形與所述選擇的組合布局圖形的應力膜圖形對所述電阻圖形的覆蓋與否情形相同。從而增加了電阻阻值調(diào)節(jié)的途徑，克服了現(xiàn)有技術只能通過調(diào)節(jié)電阻的面積來調(diào)節(jié)電阻的阻值的缺點，使得器件的設計更加靈活、精確。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實現(xiàn)方式做詳細的說明。本發(fā)明利用示意圖進行詳細描述，在詳述本發(fā)明實施例時， 為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是實例，其在此不應限制本發(fā)明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。圖1是本發(fā)明的形成電阻布局圖形的方法的流程圖，如圖1所示，本發(fā)明的形成電阻布局圖形的方法包括下列步驟SlO 提供初始布局圖形，所述的初始布局圖形至少包括電阻圖形和至少一種應力膜圖形；S20 確定所述電阻圖形對應的電阻種類和所述應力膜圖形對應的應力膜種類；S30:獲取對應于所述確定的電阻種類和應力膜種類的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系，其中，不同的組合布局圖形包含各種應力膜圖形對所述電阻圖形的覆蓋與否情形的不同組合，所述方塊電阻變化率是指利用所述組合布局圖形得到的電阻的方塊電阻相對于利用所述初始布局圖形得到的電阻的方塊電阻的變化率；
S40 根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形；S50 調(diào)整所述初始布局圖形的應力膜圖形，以使調(diào)整后的布局圖形與所述選擇的組合布局圖形的應力膜圖形對所述電阻圖形的覆蓋與否情形相同。圖2至圖3c是本發(fā)明的形成電阻布局圖形的方法示意圖。下面結合圖1至圖3c， 對本發(fā)明的形成電阻布局圖形的方法進行詳細說明。首先，執(zhí)行步驟S10，如圖2所示，提供初始布局圖形，所述的初始布局圖形至少包括電阻圖形103和至少一種應力膜圖形105，例如在圖2中包括應力膜圖形105110 和 105c。所述電阻103可以是P摻雜POLY電阻，N摻雜POLY電阻，P摻雜硅電阻和N摻雜硅電阻。所述P摻雜POLY電阻是同P型摻雜的柵極在相同的工藝中形成的；所述N摻雜POLY 電阻是同N型摻雜的柵極在相同的工藝中形成的；所述P摻雜硅電阻是同P型源漏區(qū)在相同的工藝中形成的；所述N摻雜硅電阻是同N型源漏區(qū)在相同的工藝中形成的。所述應力膜105可以是永久性的壓應力膜(Compressive)，永久性的拉應力膜(Tensile)，以及利用應力記憶工藝形成的應力膜(SMT，Stress Memorization Technology)。所述永久性拉應力膜一般是在NMOS晶體管上形成的膜層，其可用于增加NMOS晶體管中載流子的遷移率，并且在器件形成后其作為器件中的一層永久保留。所述永久性壓應力膜一般是在PMOS晶體管上形成的膜層，其可用于增加PMOS晶體管中載流子的遷移率，并且在器件形成后其作為器件中的一層永久保留。所述利用應力記憶工藝形成的應力膜，可以具有拉應力或者壓應力，其是在NMOS或者PMOS晶體管的溝道區(qū)上形成的膜層，在膜層形成之后通常借助于熱退火工藝將應力記憶在溝道區(qū)內(nèi)，然后將應力膜去除，在溝道區(qū)上形成柵極等。在本實施例中，所述電阻以P摻雜POLY電阻為例，應力膜以Compressive、SMT和 Tensile為例進行說明，如圖2中，CompressivelO^i覆蓋電阻103，SMT105b覆蓋電阻103， Tensilel05c不覆蓋電阻圖形103。由于圖2為俯視圖，而膜層和電阻為覆蓋的結構因此不容易說明，為了清楚說明，將被覆蓋的需要結構用虛線示意。在本實施例中，所述電阻103的材料可以為多晶硅、鍺硅、鍺或單晶硅，所述應力膜105的材料可以為氮化硅或者氧化硅。發(fā)明人在研究中發(fā)現(xiàn)上述的應力膜均對電阻的阻值具有影響，因此想到了借助應力膜的覆蓋來調(diào)節(jié)電阻的阻值，這樣通過制作電阻時的布局圖形的調(diào)節(jié)，可以調(diào)節(jié)后期制造形成的電阻的阻值，從而增加調(diào)節(jié)電阻阻值的途徑，克服了現(xiàn)有技術中只能通過電阻面積調(diào)節(jié)阻值的困難，使得電阻的阻值調(diào)節(jié)更精確、便捷。在本實施例中，在步驟SlO之后步驟S20之前還包括，如圖3a至3c所示，獲取利用所述組合布局圖形得到的電阻的方塊電阻變化率，具體的，包括步驟測量利用所述初始布局圖形得到的電阻的方塊電阻；測量利用所述組合布局圖形得到的電阻的方塊電阻；計算所述組合布局圖形得到的電阻的方塊電阻相對于所述初始布局圖形得到的電阻的方塊電阻的變化率。其中，不同的組合布局圖形包含各種應力膜圖形105對所述電阻圖形103 的覆蓋與否情形的不同組合，所述方塊電阻變化率是指利用所述組合布局圖形得到的電阻的方塊電阻相對于利用所述初始布局圖形得到的電阻的方塊電阻的變化率。例如所述電阻為P摻雜POLY電阻，先利用圖2所示的初始布局圖形，形成被Compressivel05a和SMT105b覆蓋，不被Tensilel05c覆蓋的電阻圖形103，然后測量利用該布局圖形得到的電阻的方塊電阻。然后再利用圖3a所示的組合布局圖形，形成被 Compressivel05a覆蓋，不被Tensilel05c和SMT105b覆蓋的電阻圖形103，然后測量利用該布局圖形得到的電阻的方塊電阻。然后再利用圖北所示的組合布局圖形，形成被 SMT105b和Tensilel05c覆蓋，不被Compressivel05a覆蓋的電阻圖形103，然后測量利用所述布局圖形形成的電阻的方塊電阻。然后再利用圖3c所示的組合布局圖形，形成被 Tensilel05c覆蓋，不被SMT105b和CompressivelOfe覆蓋的電阻圖形103，然后測量利用所述布局圖形形成的電阻的方塊電阻，從而得到利用各個組合布局圖形得到的電阻的方塊電阻變化率。所述測量方法可以利用探針測量，具體的形成電阻的方法和測量方法是本領域技術人員所熟知的，因此不再贅述。下表為利用上述方法測量得到的利用組合布局圖形形成的電阻的方塊電阻變化率，以及對應的電阻與應力膜的種類。其中表一為P摻雜POLY電阻被SMT、Tensile 和Compressive覆蓋前后方塊電阻的變化。表二為P摻雜硅電阻被SMT、Tensile和 Compressive覆蓋前后方塊電阻的變化。表三為N摻雜POLY電阻被SMT、Tensile 和Compressive覆蓋前后方塊電阻的變化。表四為N摻雜硅電阻被SMT、Tensile和 Compressive覆蓋前后方塊電阻的變化。需要說明的是下列的表中僅示例性地給出了可能改變方塊電阻值的幾種組合布局圖形，并未將全部可能改變方塊電阻值的組合布局圖形列出ο表一
權利要求
1.一種形成電阻布局圖形的方法，包括提供初始布局圖形的步驟，所述初始布局圖形至少包括電阻圖形和至少一種應力膜圖形，其特征在于，還包括下述步驟確定所述電阻圖形對應的電阻種類和所述應力膜圖形對應的應力膜種類；獲取對應于所述確定的電阻種類和應力膜種類的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系，其中，不同的組合布局圖形包含各種應力膜圖形對所述電阻圖形的覆蓋與否情形的不同組合，所述方塊電阻變化率是指利用所述組合布局圖形得到的電阻的方塊電阻相對于利用所述初始布局圖形得到的電阻的方塊電阻的變化率；根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形；調(diào)整所述初始布局圖形的應力膜圖形，以使調(diào)整后的布局圖形與所述選擇的組合布局圖形的應力膜圖形對所述電阻圖形的覆蓋與否情形相同。
2.根據(jù)權利要求1所述的形成電阻布局圖形的方法，還包括在獲取對應于所述確定的電阻種類和應力膜種類的多個組合布局圖形與利用所述布局圖形得到的電阻的方塊電阻變化率的對應關系之前，建立對應于不同種類電阻和不同種類應力膜的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系。
3.根據(jù)權利要求1或2所述的形成電阻布局圖形的方法，其特征在于，利用所述組合布局圖形得到的電阻的方塊電阻變化率通過下述步驟獲得測量利用所述初始布局圖形得到的電阻的方塊電阻；測量利用所述組合布局圖形得到的電阻的方塊電阻；計算所述組合布局圖形得到的電阻的方塊電阻相對于所述初始布局圖形得到的電阻的方塊電阻的變化率。
4.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述調(diào)整所述初始布局圖形的應力膜圖形是指調(diào)整所述初始布局圖形的應力膜的邊界。
5.根據(jù)權利要求4所述的形成電阻布局圖形的方法，其特征在于，調(diào)整所述初始布局圖形的應力膜的邊界包括若所述初始布局圖形的一應力膜圖形未覆蓋所述電阻圖形，所述選擇的組合布局圖形的該應力膜圖形覆蓋所述電阻圖形，則調(diào)整該應力膜圖形的邊界使該應力膜圖形覆蓋所述電阻圖形；若所述初始布局圖形的一應力膜圖形覆蓋所述電阻圖形，所述選擇的組合布局圖形的該應力膜圖形未覆蓋所述電阻圖形，則調(diào)整該應力膜圖形使該應力膜圖形不覆蓋所述電阻圖形。
6.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述電阻為P摻雜 POLY電阻，N摻雜POLY電阻，P摻雜硅電阻或N摻雜硅電阻。
7.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述應力膜為永久性的壓應力膜，永久性的拉應力膜，或利用應力記憶工藝形成的應力膜。
8.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述電阻的材料可以為多晶硅、鍺硅、鍺或單晶硅。
9.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述應力膜的材料可以為氮化硅或者氧化硅。
10.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形步驟包括從所述獲取的對應關系中選擇方塊電阻最接近目標阻值的電阻的方塊電阻所對應的組合布局圖形，最接近目標阻值的電阻的阻值根據(jù)目標電阻和組合布局圖形的方塊電阻變化率確定。
11.根據(jù)權利要求1所述的形成電阻布局圖形的方法，其特征在于，所述根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形步驟包括獲取目標阻值和利用所述初始布局圖形得到的電阻的阻值之間的比值關系； 從所述獲取的對應關系中選擇與所述比值關系最接近的方塊電阻變化率所對應的組合布局圖形。
全文摘要
本發(fā)明提供了一種形成電阻布局圖形的方法，包括提供初始布局圖形的步驟，所述初始布局圖形至少包括電阻圖形和至少一種應力膜圖形，還包括下述步驟根據(jù)目標電阻值、利用所述初始布局圖形得到的電阻的阻值以及所述獲取的多個組合布局圖形與利用所述組合布局圖形得到的電阻的方塊電阻變化率的對應關系選擇對應的組合布局圖形；調(diào)整所述初始布局圖形的應力膜圖形，以使調(diào)整后的布局圖形與所述選擇的組合布局圖形的應力膜圖形對所述電阻圖形的覆蓋與否情形相同，提高了電阻的可調(diào)節(jié)性。
文檔編號G06F17/50GK102412116SQ20101029247
公開日2012年4月11日 申請日期2010年9月19日 優(yōu)先權日2010年9月19日
發(fā)明者程潔 申請人:中芯國際集成電路制造(上海)有限公司