專利名稱：Mos晶體管多尺寸器件的工藝偏差模型的建立方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件的建模方法，具體涉及一種MOS晶體管多尺寸器件的 工藝偏差模型的建立方法。
背景技術(shù)：
隨著半導(dǎo)體集成電路工藝的特征尺寸的不斷減少，工藝偏差對(duì)半導(dǎo)體器件的影響 愈加顯著。為了增加設(shè)計(jì)公司的設(shè)計(jì)成品率，芯片代加工廠(foundry)往往需要向設(shè)計(jì)公 司提供可靠的半導(dǎo)體器件工藝偏差指標(biāo)及相應(yīng)的SPICE模型。芯片代加工廠目前提供的工 藝偏差模型(corner model)，可分為兩類一種是采用全局模型(global model)，同時(shí)工 藝偏差模型只覆蓋一個(gè)關(guān)鍵器件的工藝偏差指標(biāo)；另一種則能覆蓋多個(gè)器件的工藝偏差指 標(biāo)，但所采用的模型多為分塊模型(binning model)。目前，業(yè)界還缺少一種采用全局模型， 又可以覆蓋多個(gè)器件工藝偏差指標(biāo)的工藝偏差模型。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種MOS晶體管多尺寸器件的工藝偏差模型 的建立方法，采用本方法所建立的MOS晶體管多尺寸器件的工藝偏差模型，可以完整地反 映MOS晶體管多尺寸器件的工藝偏差指標(biāo)。 為解決上述技術(shù)問(wèn)題，本發(fā)明MOS晶體管多尺寸器件的工藝偏差模型的建立方法 的技術(shù)解決方案為 采用以下步驟建立工藝偏差模型
第一步，選取工藝偏差模型參數(shù)；
選取以下參數(shù)作為工藝偏差模型參數(shù)
組1 :TOXE， LINT和WINT ;
組2 :VTHO， LPEO， K3， PVTHO禾口 VSAT。
第二步，調(diào)整工藝偏差模型參數(shù)；
調(diào)整工藝偏差模型參數(shù)包括以下步驟 a、根據(jù)柵氧化層厚度的工藝統(tǒng)計(jì)數(shù)據(jù)，直接設(shè)置TOXE的工藝偏差范圍； b、根據(jù)多晶硅柵長(zhǎng)的工藝統(tǒng)計(jì)數(shù)據(jù)，直接設(shè)置LINT的工藝偏差范圍； c、調(diào)整VTHO的工藝偏差范圍，使第一器件A閾值電壓的仿真結(jié)果與其工藝偏差指
標(biāo)保持一致； d、調(diào)整LPEO的工藝偏差范圍，使第二器件B閾值電壓的仿真結(jié)果與其工藝偏差指 標(biāo)保持一致； e、調(diào)整K3的工藝偏差范圍，使第三器件C閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo) 保持一致； f、調(diào)整PVTH0的工藝偏差范圍，使第四器件D閾值電壓的仿真結(jié)果與其工藝偏差 指標(biāo)保持一致；
g、調(diào)整VSAT的工藝偏差范圍，使第二器件B飽和電流的仿真結(jié)果與其工藝偏差指標(biāo)保持一致； h、調(diào)整WINT的工藝偏差范圍，使第四器件D飽和電流的仿真結(jié)果與其工藝偏差指標(biāo)保持一致。 本發(fā)明可以達(dá)到的技術(shù)效果是 本發(fā)明建立的MOS晶體管多尺寸器件的工藝偏差模型，采用全局模型，又可以覆
蓋多個(gè)尺寸器件，能夠完整地反映MOS晶體管多個(gè)尺寸器件的工藝偏差指標(biāo)。 本發(fā)明在建立工藝偏差模型的過(guò)程中，考慮了工藝對(duì)器件氧化層厚度和柵長(zhǎng)的影
響，同時(shí)基于對(duì)關(guān)鍵BSIM4模型參數(shù)的研究分析，選用并按順序調(diào)整六個(gè)不同的M0S晶體
管工藝偏差模型參數(shù)，使工藝偏差模型的仿真結(jié)果能準(zhǔn)確地反映多尺寸器件的工藝偏差指標(biāo)。 符號(hào)說(shuō)明 TOXE器件等效的氧化層電學(xué)厚度， LINT柵長(zhǎng)的尺寸偏差系數(shù)， WINT柵寬的尺寸偏差系數(shù)， VTHO器件閾值電壓的常數(shù)項(xiàng)， LPEO有關(guān)橫向非均勻摻雜的閾值電壓系數(shù)， K3窄柵寬器件的閾值電壓系數(shù)， PVTHO小尺寸器件的閾值電壓系數(shù)， VSAT載流子飽和速度， VT閾值電壓， ION飽和電流， BSIM4(Berkeley Short-channel IGFET Model伯克利短溝道絕緣柵場(chǎng)效應(yīng)管模型)， Lmin設(shè)計(jì)規(guī)則中最小的溝道長(zhǎng)度，
Wmin設(shè)計(jì)規(guī)則中最小的溝道寬度。
具體實(shí)施例方式
本發(fā)明MOS晶體管多尺寸器件的工藝偏差模型的建立方法，包括以下步驟
1、選取工藝偏差模型參數(shù)； 在工業(yè)界所采用的MOS晶體管BSM4模型中，理論上有許多模型參數(shù)可用來(lái)作為工藝偏差模型參數(shù)。但工業(yè)界在進(jìn)行MOS晶體管的工藝偏差模型參數(shù)的選取時(shí)，一般有嚴(yán)格的要求，所選取的工藝偏差模型參數(shù)既要有明確的物理性，又要對(duì)特定尺寸的器件特性有較高的靈敏度。 本發(fā)明選取以下參數(shù)為工藝偏差模型參數(shù) 組1:T0XE(器件等效的氧化層電學(xué)厚度)，LINT(柵長(zhǎng)的尺寸偏差系數(shù))和WINT(柵寬的尺寸偏差系數(shù))； 組2 :VTHO(器件閾值電壓的常數(shù)項(xiàng))，LPEO(有關(guān)橫向非均勻摻雜的閾值電壓系數(shù))，K3(窄柵寬器件的閾值電壓系數(shù))，PVTHO(小尺寸器件的閾值電壓系數(shù))和VSAT(載
4流子飽和速度)。 2、調(diào)整工藝偏差模型參數(shù)； 在建立工藝偏差模型時(shí)，調(diào)整工藝偏差模型參數(shù)的順序和方法與工藝偏差模型參數(shù)的選取一樣重要。 假設(shè)工藝偏差模型需同時(shí)覆蓋四個(gè)尺寸的器件的工藝偏差指標(biāo)(包括閾值電壓VT和飽和電流10N)，第一器件A的尺寸為柵寬/柵長(zhǎng)二20um/10um;第二器件B的尺寸為柵寬/柵長(zhǎng)=20um/Lmin(Lmin是設(shè)計(jì)規(guī)則中最小的溝道長(zhǎng)度)；第三器件C的尺寸為柵寬/柵長(zhǎng)=Wmin/10um(Wmin是設(shè)計(jì)規(guī)則中最小的溝道寬度)；第四器件D的尺寸為柵寬/柵長(zhǎng)=Wmin/Lmin。
調(diào)整以上四個(gè)器件的工藝偏差參數(shù)包括以下步驟 a、根據(jù)柵氧化層厚度的工藝統(tǒng)計(jì)數(shù)據(jù)，直接設(shè)置TOXE的工藝偏差范圍； b、根據(jù)多晶硅柵長(zhǎng)的工藝統(tǒng)計(jì)數(shù)據(jù)，直接設(shè)置LINT的工藝偏差范圍； c、調(diào)整VTHO的工藝偏差范圍，使第一器件A閾值電壓的仿真結(jié)果與其工藝偏差指
標(biāo)保持一致； d、調(diào)整LPEO的工藝偏差范圍，使第二器件B閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo)保持一致； e、調(diào)整K3的工藝偏差范圍，使第三器件C閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo)保持一致； f、調(diào)整PVTHO的工藝偏差范圍，使第四器件D閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo)保持一致； g、調(diào)整VSAT的工藝偏差范圍，使第二器件B飽和電流的仿真結(jié)果與其工藝偏差指標(biāo)保持一致； h、調(diào)整WINT的工藝偏差范圍，使第四器件D飽和電流的仿真結(jié)果與其工藝偏差指標(biāo)保持一致。
權(quán)利要求
一種MOS晶體管多尺寸器件的工藝偏差模型的建立方法，其特征在于采用以下步驟建立工藝偏差模型第一步，選取工藝偏差模型參數(shù)；第二步，調(diào)整工藝偏差模型參數(shù)。
2. 根據(jù)權(quán)利要求1所述的M0S晶體管多尺寸器件的工藝偏差模型的建立方法，其特征 在于所述第一步中選取以下參數(shù)作為工藝偏差模型參數(shù)組1週E， LINT禾卩WINT ;組2 :VTH0， LPE0， K3， PVTH0禾卩VSAT ;其中，T0XE代表器件等效的氧化層電學(xué)厚度，LINT代表柵長(zhǎng)的尺寸偏差系數(shù)，WINT代 表柵寬的尺寸偏差系數(shù)，VTH0代表器件閾值電壓的常數(shù)項(xiàng)，LPEO代表有關(guān)橫向非均勻摻雜 的閾值電壓系數(shù)，K3代表窄柵寬器件的閾值電壓系數(shù)，PVTHO代表小尺寸器件的閾值電壓 系數(shù)，VSAT代表載流子飽和速度。
3. 根據(jù)權(quán)利要求2所述的M0S晶體管多尺寸器件的工藝偏差模型的建立方法，其特征 在于所述第二步中調(diào)整工藝偏差模型參數(shù)包括以下步驟a、 根據(jù)柵氧化層厚度的工藝統(tǒng)計(jì)數(shù)據(jù)，直接設(shè)置T0XE的工藝偏差范圍；b、 根據(jù)多晶硅柵長(zhǎng)的工藝統(tǒng)計(jì)數(shù)據(jù)，直接設(shè)置LINT的工藝偏差范圍；c、 調(diào)整VTHO的工藝偏差范圍，使第一器件A閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo)保 持一致；d、 調(diào)整LPE0的工藝偏差范圍，使第二器件B閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo)保 持一致；e、 調(diào)整K3的工藝偏差范圍，使第三器件C閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo)保持 一致；f、 調(diào)整PVTH0的工藝偏差范圍，使第四器件D閾值電壓的仿真結(jié)果與其工藝偏差指標(biāo) 保持一致；g、 調(diào)整VSAT的工藝偏差范圍，使第二器件B飽和電流的仿真結(jié)果與其工藝偏差指標(biāo)保 持一致；h、 調(diào)整WINT的工藝偏差范圍，使第四器件D飽和電流的仿真結(jié)果與其工藝偏差指標(biāo)保 持一致。
4. 根據(jù)權(quán)利要求1所述的M0S晶體管多尺寸器件的工藝偏差模型的建立方法，其特征 在于所述工藝偏差模型同時(shí)覆蓋四個(gè)尺寸的器件的工藝偏差指標(biāo)，所述四個(gè)尺寸的器件分別為第一器件A的尺寸為柵寬/柵長(zhǎng)=20咖/10um ; 第二器件B的尺寸為柵寬/柵長(zhǎng)=20um/Lmin ; 第三器件C的尺寸為柵寬/柵長(zhǎng)=Wmin/10um ; 第四器件D的尺寸為柵寬/柵長(zhǎng)=Wmin/Lmin。
全文摘要
本發(fā)明公開了一種MOS晶體管多尺寸器件的工藝偏差模型的建立方法，采用以下步驟建立工藝偏差模型第一步，選取TOXE、LINT、WINT、VTHO、LPEO、K3、PVTHO和VSAT作為工藝偏差模型參數(shù)；第二步，調(diào)整工藝偏差模型參數(shù)。本發(fā)明建立的MOS晶體管多尺寸器件的工藝偏差模型，采用全局模型，又可以覆蓋多個(gè)尺寸器件，能夠完整地反映MOS晶體管多個(gè)尺寸器件的工藝偏差指標(biāo)。
文檔編號(hào)G06F17/50GK101739470SQ200810043918
公開日2010年6月16日 申請(qǐng)日期2008年11月11日 優(yōu)先權(quán)日2008年11月11日
發(fā)明者周天舒, 武潔 申請(qǐng)人:上海華虹Nec電子有限公司