專利名稱：電子控制裝置的制作方法
技術領域：
本發(fā)明涉及具有將作為能方便地進行高速讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)用作程序存儲器和數(shù)據(jù) 存儲器的微處理器的電子控制裝置的改進。
背景技術：
在使用微處理器的電子控制裝置中，正在研究使用作為能方便地進行高速 讀寫的非易失性存儲器的MRAM，以代替將掩模ROM或快速擦寫存儲器等非 易失性存儲器當作程序存儲器、并將有后備電池的RAM當作運算處理用的數(shù) 據(jù)存儲器的已有存儲器結構。然而，在能方便地進行高速讀寫的反面，存放的數(shù)據(jù)因噪聲誤動等而容易 變化的可能性大，需要慎重使用。例如，根據(jù)專利文獻1的"車載控制裝置"，構成將MRAM的存儲區(qū)分為 RAM區(qū)和ROM區(qū)，設置對ROM區(qū)的寫入禁止單元，并在對RAM區(qū)連接維 護工具時，能根據(jù)來自控制端子的指令進行禁止寫入，以免錯刪保存數(shù)據(jù)，關 心避免進行不小心的寫入、刪除。根據(jù)專利文獻2的"固體存儲裝置的糾錯編碼和譯碼"，揭示使用固體存 儲裝置(MRAM)存放的糾錯編碼數(shù)據(jù)取得糾錯譯碼數(shù)據(jù)的MRAM，在有限位數(shù) 的復原發(fā)生誤碼的情況下，將讀出數(shù)據(jù)復原。此外，作為與本發(fā)明關聯(lián)的技術， 根據(jù)專利文獻3的"微計算機程序區(qū)數(shù)據(jù)維護方法"，其揭示的維護方法將存 儲器的程序區(qū)劃成適當?shù)膮^(qū)，從而劃為多個數(shù)據(jù)塊，并在各數(shù)據(jù)塊分別將存放 的程序數(shù)據(jù)的和數(shù)校驗數(shù)據(jù)和糾錯碼一起存放，在啟動微計算機時進行程序數(shù) 據(jù)的和數(shù)校驗，而且和數(shù)校驗不一致的情況下啟動修復程序，推斷出程序數(shù)據(jù) 異常部位，進而算出該部位的正常數(shù)據(jù)，并修復程序數(shù)據(jù)。 專利文獻l:特開2003 — 104137號公報，圖3、說明書摘要專利文獻2:特開2003 — 115197號公報，圖1、說明書摘要 專利文獻3:特開2005 — 208958號公報，圖l、說明書摘要根據(jù)上述專利文獻l，重點在于不執(zhí)行錯誤寫入用的寫入禁止功能，未談到 糾正發(fā)生的差錯或檢測出不能糾正的差錯和異常處理措施，存在僅進行禁止寫 入不能得到安全性高的控制裝置的缺點。根據(jù)上述專利文獻2，可糾正的差錯 位數(shù)有限，未談到對付超過該界限的位數(shù)的差錯的處理。例如，對4位數(shù)據(jù)添加3位糾錯碼時，能糾正l位范圍內(nèi)的差錯，但存在 發(fā)生2位誤碼就不能糾正的問題，在該狀態(tài)下使微處理器工作是危險的。然而，為了可作多位糾錯而加長糾錯碼位數(shù)，則存在存儲器大型且高價的 缺點。根據(jù)上述專利文獻3，即使1個數(shù)據(jù)中發(fā)生多位誤碼也能估算原來的正確數(shù) 據(jù)，但存在多個數(shù)據(jù)零星發(fā)生誤碼時不能恢復的問題。本發(fā)明的目的在于提供一種電子控制裝置，該電子控制裝置在帶有結構上 做成在有限位數(shù)范圍復原并讀出誤碼的糾錯碼的MRAM中，能預防對MRAM 誤寫入，并能修復寫入，還檢測出發(fā)生難修復的異常，提高安全性。發(fā)明內(nèi)容為了解決上述課題，本發(fā)明的電子控制裝置，.具有從外部電源供電并根據(jù) 輸入傳感器群的工作狀況對電負載群進行驅(qū)動控制的微處理器，從外部工具對 與該微處理器協(xié)同工作的非易失性程序存儲器傳送并寫入含控制常數(shù)的控制 程序，其中，所述微處理器根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)中存放的控制程序進行 工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后以所述微處理 器運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和所述微處理 器運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放。所述MRAM還包含對來自所述微處理器的寫入指令信號作出響應并對指定 地址的存儲單元寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路、對來自
所述微處理器的讀出指令信號作出響應并從指定地址的存儲單元將所述保存 數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設置在所述數(shù)據(jù)存儲區(qū)的差錯寄存器、以及 成為設置在所述程序存儲區(qū)的確認讀出單元和重復異常判斷單元的控制程序， 并且構成將來自所述微處理器的寫入指令信號通過寫入禁止/解除單元供給 所述MRAM。所述差錯寄存器是特定地址存儲器，在所述存儲單元保存的數(shù)據(jù) 有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯數(shù)據(jù)是由 所述微處理器加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或通過依次讀出 所述存儲單元的各地址的內(nèi)容而在新地址有誤碼，則存放依次更新的差錯數(shù)據(jù)。
所述確認讀出單元是對所述差錯寄存器存放的差錯數(shù)據(jù)作出響應且將所述 差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，再次讀出并確認所 述差錯寄存器的內(nèi)容的單元。
所述重復異常判斷單元是在所述確認讀出單元讀出的差錯寄存器的內(nèi)容包 含相同的差錯數(shù)據(jù)時，判斷為同一地址的存儲器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元對存放所述控制程序的所述MRAM的程序存儲 區(qū)，禁止將所述微處理器的寫入指令信號供給所述MRAM，并在處于連接外部 工具對所述MRAM寫入控制程序的狀態(tài)時，對所述微處理器解除所述寫入禁 止功能，在不連接外部工具、打算進行所述控制程序的修復寫入時，將所述寫 入禁止功能作為例外加以解除，而且對所述重復異常判斷單元判斷為異常時或 進行多次異常判斷時作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少 一方的異常處理。
根據(jù)上述本發(fā)明的電子控制裝置，將具有糾錯功能的磁隨機存取存儲器 (MRAM)用作對微處理器的程序存儲器，該MRAM添加差錯寄存器，還具有基 于確認讀出單元的重復異常判斷單元和寫入禁止/解除單元。
因此，除MRAM的自糾功能外，還進行寫入禁止/解除單元的誤寫入預 防處理，更由重復異常判斷單元檢測出MRAM發(fā)生異常，并能不過度感應瞬 時噪聲誤動地進行異常處理，因此控制裝置的安全性提高，避免過大的ECC(糾 錯碼)數(shù)據(jù)造成的MRAM大型化，具有能有效應用可方便地進行讀寫的MRAM 的效果。


圖1是本發(fā)明實施例裝置1的電路框圖。圖2是說明圖1的裝置的第l異常判斷所涉及的動作用的流程圖。 圖3是說明圖1的裝置的第2異常判斷所涉及的動作用的流程圖。 圖4是說明圖1的裝置的檢査動作所涉及的動作的流程圖。圖5是本發(fā)明實施例裝置2的電路框圖。圖6是說明圖5的裝置的第1異常判斷所涉及的動作用的流程圖。 圖7是說明圖5的裝置的第2異常判斷所涉及的動作用的流程圖。 圖8是說明圖5的裝置的檢査動作所涉及的動作的流程圖。 圖9是本發(fā)明實施例裝置3的電路框圖。圖10是說明圖9的裝置的第1異常判斷所涉及的動作用的流程圖。圖11是說明圖9的裝置的第2異常判斷所涉及的動作用的流程圖。圖12是說明圖9的裝置的檢査動作所涉及的前半動作的流程圖。圖13是說明圖9的裝置的檢査動作所涉及的后半動作的流程圖。圖14是說明圖9的裝置的寫入禁止/解除動作所涉及的動作的流程圖。
具體實施方式
實施方式1 (l)組成詳細說明下面，說明示出本發(fā)明實施例裝置1的電路框圖的圖1。圖1中，電子控制裝置IOOA例如是車載發(fā)動機的控制裝置。電子控制裝置 IOOA中，通過電源繼電器的輸出接點103b連接作為車載蓄電池的外部電源 101，并通過電源開關102將電源繼電器的勵磁線圈103a連接到外部電源101。將負載電源繼電器的勵磁線圈104a的正端通過電源開關102連接到外部電 源101，但負端由后面闡述的翻轉(zhuǎn)驅(qū)動電路元件114控制其導通。從后面闡述的微處理器IOOA通過第1輸出接口電路115a供電并加以驅(qū)動 的第1電負載群105a，具有例如燃料噴射閥的驅(qū)動用電磁線圈、發(fā)動機點火線 圈(發(fā)動機的類型為汽油機時)、排氣循環(huán)閥的驅(qū)動用電機、空調(diào)用的電磁離合 器、告警顯示器等。通過第2輸出接口電路115b供電并加以驅(qū)動的第2電負載群105b，包含例 如吸氣風門的閥開度控制用電機。第1電負載群105a通過電源繼電器的輸出接點103c得到供電，而第2電 負載群105b通過負載電源繼電器的輸出接點104b得到供電。通過輸入接口電路116對后面闡述的微處理器IIOA進行輸入的開關傳感器 群106，為例如發(fā)動機曲軸轉(zhuǎn)角傳感器、測量車速用的脈沖傳感器等監(jiān)視發(fā)動 機運轉(zhuǎn)狀況的通斷動作的各種傳感器。通過含多路AD(模一數(shù))變換器的模擬輸入接口電路117對后面闡述的微處 理器IIOA進行輸入的模擬傳感器群107，為例如測量發(fā)動機吸氣量的氣流傳感 器、檢測出加速踏板踩入程度的踏板位置傳感器、檢測出風門閥開度的風門位 置傳感器、發(fā)動機冷卻水溫度傳感器等監(jiān)視發(fā)動機運轉(zhuǎn)狀況的各種傳感器。通過串行接口電路118，對后面闡述的微處理器IIOA連接的外部工具108 在進行產(chǎn)品出廠檢查或維護檢査時，經(jīng)圖中未示出的裝卸連接器加以連接。告警顯示器109從作為后面闡述的異常發(fā)生存儲單元的計數(shù)器電路140A的 比較輸出端子OUT得到供電，通知計數(shù)器電路140A進行計數(shù)的異常發(fā)生次數(shù) 超過規(guī)定次數(shù)的事件。作為電子控制裝置IOOA的內(nèi)部組成，構成微處理器IIOA與作為非易失性 存儲器的MRAM120A和作為例如EEPROM或掩模ROM的非易失性后備存儲 器161A協(xié)同工作。微處理器IIOA利用從電源繼電器輸出接點103b供電的控制電源單元111 產(chǎn)生的穩(wěn)定電壓進行工作，產(chǎn)生供電保持指令輸出DR1，從而通過驅(qū)動電路元 件113A對電源繼電器的勵磁線圈103持續(xù)激勵。復位脈沖產(chǎn)生電路112A在控制電源單元lll產(chǎn)生輸出電壓的時間點產(chǎn)生復 位脈沖信號，通過后面闡述的邏輯和元件131將微處理器IIOA初始化，或?qū)?作為后面闡述的異常發(fā)生存儲單元的計數(shù)器電路140A初始化。
將MRAM120A劃分成在從外部工具108傳送并寫入后以所述微處理器 IIOA運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和微處理器 IIOA運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放。MRAM120A還包含對來自微處理器110A的寫入指令信號作出響應并對指 定地址的存儲單元121寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路 122、對來自微處理器IIOA的讀出指令信號作出響應并從指定地址的存儲單元 121將保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、第l、第2差錯標記產(chǎn)生電路 124a和124b、設置在所述數(shù)據(jù)存儲區(qū)的第1、第2差錯寄存器125a和125b、 以及成為設置在所述程序存儲區(qū)的后面闡述的確認讀出單元和重復異常判斷 單元的控制程序，并且構成將來自微處理器IIOA的寫入指令信號通過寫入禁 止/解除單元150，供給所述MRAM120A。第1差錯標記產(chǎn)生電路124a是在指定地址的存儲單元121的內(nèi)容可譯碼范 圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)為所述譯碼讀出電路123復原并糾正 的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第1差錯標記FL1的邏輯電路。第1差錯寄存器125a是位于第1特定位置的差錯寄存器，在指定地址的存 儲單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)為所述譯 碼讀出電路123復原并糾正的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為第1差錯數(shù) 據(jù)存放。有第1差錯標記產(chǎn)生電路124a則方便，但即使沒有該電路，也能通過 確認第1差錯寄存器125a的內(nèi)容知道發(fā)生第1差錯。第1當前值寄存器126a是后面闡述的第1累計單元中使用的存儲器，將第 1當前值寄存器126a和第1差錯寄存器125a設置在存儲單元121的數(shù)據(jù)存儲 區(qū)。第2差錯標記產(chǎn)生電路124b是在指定地址的所述存儲單元121的內(nèi)容發(fā)生 超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù)為不能保證與最初保存的數(shù) 據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2差錯標記FL2的邏輯電路。第2差錯寄存器125b是位于第2特定位置的差錯寄存器，在指定地址的所 述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù) 為不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為第2
差錯數(shù)據(jù)存放。有第2差錯標記產(chǎn)生電路124b則方便，但即使沒有該電路，也能通過確認第2差錯寄存器125b的內(nèi)容知道發(fā)生第2差錯。第2當前值寄存器126b是后面闡述的第2累計單元中使用的存儲器，將第 2當前值寄存器126b和第2差錯寄存器125b設置在存儲單元121的數(shù)據(jù)存儲 區(qū)。監(jiān)視定時器130監(jiān)視微處理器110A產(chǎn)生的作為脈沖串信號的監(jiān)視清零信號 WD1，并且監(jiān)視清零信號WD1的脈沖寬度超過閾值時產(chǎn)生復位脈沖信號RS1， 通過邏輯和元件131供給微處理器110A的復位輸入端子RST1，對微處理器 IIOA進行初始化、重新啟動。還將復位脈沖信號RS1通過邏輯和元件141A，供給作為后面闡述的異常發(fā) 生存儲單元的計數(shù)器電路140A的計數(shù)輸入端UP。監(jiān)視定時器130在監(jiān)視清零信號WD1的脈沖寬度正常時，產(chǎn)生輸出允許信 號OUTE，可產(chǎn)生第l、第2輸出接口電路115a、 115b的輸出。成為異常發(fā)生存儲單元的計數(shù)器電路140A，對邏輯和元件141A的邏輯和 輸出信號的產(chǎn)生次數(shù)進行計數(shù)，在邏輯和元件141A的輸入端子連接微處理器 IIOA產(chǎn)生的第1、第2異常檢測信號ER1、 ER2和監(jiān)視定時器130產(chǎn)生的復位 脈沖信號RS1。將成為驅(qū)動停止單元的門電路142連接在微處理器110A產(chǎn)生的負載供電指 令輸出DR2與翻轉(zhuǎn)驅(qū)動電路元件141之間，負載供電指令輸出DR2為邏輯電 平"H"時，激勵負載電源繼電器的勵磁線圈104a，計數(shù)器電路140A的比較 輸出端子OUT的邏輯電平為"H"時，使勵磁線圈104去激勵。這種異常確定狀態(tài)下，將模式切換指令信號LPH供給微處理器IIOA。成為寫入禁止/解除單元的邏輯電路150，包含首級的邏輯積元件151和 邏輯和元件152、以及后級的邏輯積元件153和邏輯和元件154。輸入到首級邏輯積元件151的工具連接信號TOOL是檢測出連接外部工具 108并且邏輯電平為"H"的信號，地址信號A15是訪問存儲單元121的最高 端地址時邏輯電平為"H"的信號。此實施例中，將MRAM120A的半?yún)^(qū)(A15: "H")用作程序存儲區(qū)，其余半?yún)^(qū)(A15二"L")用作數(shù)據(jù)存儲區(qū)。 微處理器110A產(chǎn)生的寫入指令信號WR是對存儲單元121指定地址后將發(fā)送到地址總線的數(shù)據(jù)寫入存儲單元121時邏輯電平為"H"的信號，并連接到 后級邏輯積元件153的輸入端子。微處理器UOA產(chǎn)生的寫入糾錯指令信號WRC是打算糾正存儲單元121內(nèi) 的誤碼時指定差錯發(fā)生地址，并將校正數(shù)據(jù)發(fā)送到數(shù)據(jù)總線后使邏輯電平為 "H"的指令信號，將該指令信號連接到后級邏輯和元件154的輸入端子。對后級邏輯和元件154的輸入端子輸入后級邏輯積元件153的連接輸出和 寫入糾錯指令信號WRC，將其邏輯和輸出作為寫入指令輸入WRM供給 MRAM120A。后備存儲器161A存放例如疏散運轉(zhuǎn)程序，并在作為存儲單元121 中重要控制程序的疏散運轉(zhuǎn)程序發(fā)生異常時，將后備存儲器161A的內(nèi)容傳送 到存儲單元121。(2)作用動作詳細說明按圖1那樣構成的本發(fā)明實施例裝置1中，將電源開關102閉路時，電源 繼電器的輸出接點103b閉路，控制電源單元lll受到外部供電，產(chǎn)生穩(wěn)定的 控制電源電壓Vcc，由復位脈沖產(chǎn)生電路112A產(chǎn)生的復位脈沖信號將微處理 器IIOA和計數(shù)器電路140A初始化后，微處理器IIOA開始動作，使微處理器 110A產(chǎn)生監(jiān)視清零信號WD1 。對MRAM120A存放控制程序前的首次供電時，根據(jù)MRAM120A中預先存 放的引導程序，從外部工具108通過串行接口電路118將控制程序傳送到 MRAM120A。由外部工具108寫入控制程序時，工具連接信號TOOL和最高端 地址信號A15的邏輯電平均為"H";其結果，前級邏輯積元件151和前級邏 輯和元件152的輸出邏輯為"H"，將微處理器IIOA的寫入指令信號WR作 為寫入指令輸入WRM通過后級邏輯積元件153和后級邏輯和元件154原樣供 給MRAM120A。另一方面，對MRAM120A存放控制程序后將電源開關102閉路時，進行微 處理器IIOA和計數(shù)器電路140A的初始化后，微處理器IIOA開始動作，產(chǎn)生 監(jiān)視清零信號WD1，同時還產(chǎn)生供電保持指令輸出DR1和負載供電指令輸出 DR2，激勵負載電源繼電器的勵磁線圈104a。
此狀態(tài)下，工具連接信號TOOL為邏輯電平"L";其結果，對最高端地址信號A15的邏輯電平均為"H"的程序存儲區(qū)即使寫入指令信號WR的邏輯電平為"H"，后級邏輯積元件153的輸出邏輯也為"L"，不將寫入指令信號WR供給MRAM120A。但是，對高端地址信號A15的邏輯電平均為"L"的數(shù)據(jù)存儲區(qū)，首級邏輯和元件152的輸出邏輯為"H"，所以寫入指令信號WR有效。 后面闡述的改寫糾錯指令信號WRC與存儲區(qū)無關，總是有效。 微處理器IIOA對從模擬傳感器群107得到的模擬信號的電壓電平、從開關傳感器群106得到的通斷信號的動作狀態(tài)、以及存放在MRAM120A的存儲單元121的輸入輸出控制程序作出響應，進行驅(qū)動第1、第2電負載群105a、 105b的控制。微處理器IIOA運轉(zhuǎn)中因噪聲誤動而第1、第2異常檢測信號ER1、 ER2產(chǎn) 生異常檢測脈沖信號，或監(jiān)視定時器130產(chǎn)生復位脈沖信號RS1時，通過邏輯 和元件141A對計數(shù)器電路140A的計數(shù)輸入端子UP供給計數(shù)輸入信號，使計 數(shù)器電路140A對異常發(fā)生次數(shù)進行計數(shù)，在該次數(shù)超過規(guī)定值時，計數(shù)結束， 使比較輸出端子OUT的邏輯電平為"H"。其結果，告警顯示器109啟動，并由門電路142切斷負載供電指令輸出DR2， 使負載電源繼電器的勵磁線圈104a去激勵，而且對微處理器IIOA供給模式切 換指令信號LPH。因而，微處理器IIOA轉(zhuǎn)移到抑制發(fā)動機轉(zhuǎn)速的疏散運轉(zhuǎn)模式。微處理器IIOA運轉(zhuǎn)中電源開關102開路時，由供電保持指令輸出DR1和 驅(qū)動電路元件113A對勵磁線圈103a、 104a持續(xù)激勵，并且微處理器110A執(zhí) 行學習存儲信息等的確認保存后，自行停止供電保持指令輸出DR1，因而使勵 磁線圈103a去激勵。重新接通電源開關102時，微處理器IIOA和計數(shù)器電路140A由復位脈沖 產(chǎn)生電路112A加以初始化，因此計數(shù)器電路140A的計數(shù)結束為噪聲誤動的計 數(shù)時，恢復正常狀態(tài)。但是，因MRAM120A或其它硬件異常而產(chǎn)生第1、第2異常檢測信號ER1、 ER2或監(jiān)視定時器130產(chǎn)生復位脈沖RS1時，計數(shù)器電路140A又對這些異常 信號計數(shù)，并迅速進行異常通知、負載電源繼電器停止等。接著，說明用于說明圖1的裝置的第1異常判斷所涉及的動作的流程圖的 圖2。圖2中，工序200是微處理器110A開始進行MRAM120A的異常判斷動 作的步驟，接著的工序201的步驟根據(jù)后面闡述的工序202中初始標記是否置 位判斷是否首次動作，如果是首次動作，進行"是"的判斷后轉(zhuǎn)移到工序202， 不是首次動作則進行"否"的判斷后，轉(zhuǎn)移到工序203。工序202的步驟將上 述第1、第2差錯標記產(chǎn)生電路124a、 124b或第1、第2差錯寄存器125a、 125b 或第l、第2當前值寄存器126a、 126b的內(nèi)容初始化，并使未圖示的初始標記 置位。該初始標記在接通電源開關102的時間點被復原。工序203的步驟判斷是否讀出第1差錯標記FL1或第1差錯寄存器125a的 內(nèi)容的定時，如果是讀出時期，進行"是"的判斷后，轉(zhuǎn)移到工序203a，不是 讀出時期則進行"否"的判斷后通過中繼端子4A轉(zhuǎn)移到圖4的工序401。利用 未圖示的定時器進行測量，判斷是否讀出時期，按例如約10毫秒(ms)中1次的 比率進行"是"的判斷。工序203a的步驟讀出第1差錯標記FL1或第1差錯寄存器125a的內(nèi)容， 蓋寫并保存在后面闡述的暫時寄存器(未圖示)，并將第l差錯標記產(chǎn)生電路 124a或第1差錯寄存器125a的內(nèi)容復原。接著的工序204a的步驟根據(jù)工序203a讀出的暫對寄存器的內(nèi)容是否第1 差錯發(fā)生狀態(tài)，在發(fā)生第1差錯時進行"是"的判斷后轉(zhuǎn)移到工序205a，非發(fā) 生第1差錯則進行"否"的判斷后轉(zhuǎn)移到工序211。第1差錯是可編碼糾錯的差錯，在第1差錯標記FL1的邏輯為正或第1差 錯寄存器125a的內(nèi)容為存儲單元121的地址時，判斷為發(fā)生第1差錯。工序205a的步驟對第1當前值寄存器126a加上例如"2"，作為第2增量 值△ 2，接著的工序206a的步驟判斷第1當前值寄存器126a的值是否超過正 常側臨界值(例如"11")，不超過則進行"否"的判斷后轉(zhuǎn)移到工序207a，如 果超過就進行"是"的判斷后轉(zhuǎn)移到工序209。工序207a的步驟指定發(fā)生差錯的地址，并讀出其內(nèi)容，但如果為工序203a
中對第1差錯寄存器125a進行讀出的情況，指定并讀出該第1差錯寄存器125a 存放的差錯發(fā)生地址，如果為工序203a中讀出第1差錯標記FL1的情況，則 工序207a中首先讀出第l差錯寄存器125a的內(nèi)容，接著指定并讀出存放在該 第1差錯寄存器125a的差錯發(fā)生地址。因而，工序203a中使用第1差錯標記FL1時，工序207a工作2次，但如 果是不發(fā)生差錯的常規(guī)狀態(tài)，即使不進行第1差錯寄存器125a的內(nèi)容確認，也 能迅速轉(zhuǎn)移到工序211。后續(xù)于工序207a執(zhí)行的工序203b的步驟，讀出第1差錯標記FL1或第1 差錯寄存器125a的內(nèi)容，蓋寫在未圖示的暫時寄存器上，并使第l存儲標記 FL1或第1差錯寄存器125a的內(nèi)容復原。接著的工序204b的步驟，根據(jù)工序 203b讀出的暫時寄存器的內(nèi)容是否第l差錯發(fā)生狀態(tài)，在發(fā)生第l差錯時進行 "是"的判斷后轉(zhuǎn)移到工序205b，非發(fā)生第1差錯則進行"否"的判斷后轉(zhuǎn)移 到工序211。工序205b的步驟，對第1當前值寄存器126a加上例如"4"，作 為第3增量值A3，接著的工序206b的步驟判斷第1當前值寄存器126a的值 是否超過正常側臨界值(例如"11")，不超過則進行"否"的判斷后轉(zhuǎn)移到工 序207b，如果超過就進行"是"的判斷后轉(zhuǎn)移到工序209。工序207b的步驟指定發(fā)生差錯的地址，并讀出其內(nèi)容，但如果為工序203b 中對第1差錯寄存器125a進行讀出的情況，就指定并讀出該第1差錯寄存器 125a存放的差錯發(fā)生地址，如果為工序203b中讀出第1差錯標記FL1的情況， 則工序207b中首先讀出第1差錯寄存器125a的內(nèi)容，接著指定并讀出存放在 該第1差錯寄存器125a的差錯發(fā)生地址。接著的工序208的步驟通過帶糾錯碼的寫入電路122，修復工序207b讀出 的譯碼數(shù)據(jù)。接著的工序207c的步驟通過譯碼讀出電路123，讀出修復寫入數(shù)據(jù)。工序 207c后，返回工序203b，進行是否發(fā)生差錯的讀出。作為工序208的修復寫入結果，工序204b的判斷為"否"，并繼續(xù)發(fā)生差 錯，則轉(zhuǎn)移到工序211，但如果仍然發(fā)生第1差錯就重復工序205b的加增量值 △ 3，并利用后續(xù)的工序206b作超過判斷后，轉(zhuǎn)移到工序209。
工序206a、 206b的判斷為超過上限時執(zhí)行的工序209中，產(chǎn)生第1異常檢 測信號ER1，并使第1差錯標記FL1和第1差錯寄存器125a的內(nèi)容復原，將 第1當前值寄存器126a的值初始化為例如"9"后，經(jīng)中繼端子3A轉(zhuǎn)移到圖3 的工序303a。工序塊210a是包含工序204a、 205a、 206a的成為第1零星發(fā)生異常判斷單 元的工序群，工序塊210b是包含工序204b、 205b、 206b的成為第1重復異常 判斷單元的工序群。再者，工序塊210a根據(jù)非特定多個地址中發(fā)生的第l差錯，對第l當前值 寄存器126a加上第2增量值A2，而工序塊210b根據(jù)對工序207a或工序207c 指定的正在發(fā)生異常的特定地址的重新確認動作，加上第3增量值A3。工序204a、 204b的判斷為"否"并且不發(fā)生第1差錯時執(zhí)行的工序211的 步驟判斷第1當前值寄存器126a的值是否為例如正常側臨界值"0"，如果不 為"0"就進行"否"的判斷后轉(zhuǎn)移到工序212，為"0"則進行"是"的判斷 后，經(jīng)中繼端子3A轉(zhuǎn)移到圖3的工序303a。工序212的步驟從第1當前值寄 存器126a減去例如"l"，當作增量值A1。后續(xù)于工序212，通過中繼端子3A 轉(zhuǎn)移到圖3的工序303a。概括說明上述流程圖。工序205a、 212相當于第1累計單元，該第1累計 單元205a、 212對發(fā)生第l差錯作出響應，對第1當前值寄存器126a加上(或 減去)第2增量值A2，將第1差錯寄存器125a和第1差錯標記FL1復原、并且 如果發(fā)生第1差錯就進行對第1當前值寄存器126a的加減校正，以便減去(或 加上)第1增量值A1，使其相互抵消。所述第1差錯的非工作狀態(tài)繼續(xù)時，作 為使規(guī)定的正常側臨界值中所述第1增量值A1的加減校正停止的單元，附圖 的實施例當作按發(fā)生差錯進行相加作說明。再者，作為實際狀態(tài)，第l差錯寄存器125a和第l差錯標記FLl，在上述 暫時寄存器存放的工序203a中得到復原。也可使對第1當前值寄存器126a的加減運算方向相反，將當前值的異常側 下限值取為"0"，正常側上限值取為"11"，并且發(fā)生第l差錯時減去第2 增量值A2，正常時加上第1增量值A1。
工序206a相當于第1零星發(fā)生異常檢測單元，該第l零星發(fā)生異常檢測單 元206a根據(jù)第l、第2增量值A1、 A2的累計，在第1當前值寄存器126a的 值為規(guī)定的異常側臨界值的范疇外時，產(chǎn)生第1異常檢測信號ER1。第2增量 值A2的值大于第1增量值A1的值，而且將其設定成小于作為所述異常側臨 界值與正常側臨界值之差的容許累計值的值。所以，因噪聲誤動而零星發(fā)生第1差錯時，不使第1異常檢測信號ER1立 即產(chǎn)生，而在因硬件異常而連續(xù)發(fā)生第1差錯時，迅速產(chǎn)生第1異常檢測信號 ER1。工序塊210a為包含第1累計單元205a和第1零星發(fā)生異常檢測單元206a 的第l零星發(fā)生異常判斷單元。工序203b相當于第1確認讀出單元，該第1確認讀出單元203b對第1差 錯寄存器125a存放第1差錯數(shù)據(jù)作出響應，將該第1差錯數(shù)據(jù)復原(利用工序 203a)后，再次訪問差錯發(fā)生地址(利用工序207a)，再次讀出并確認第1差錯寄 存器125a的內(nèi)容。工序208相當于糾錯寫入單元，該糾錯寫入單元208為修復寫入單元，對 作為第l確認讀出單元203b的讀出結果，仍然在第l差錯寄存器125a存放第 1差錯數(shù)據(jù)作出響應，將通過譯碼讀出電路123讀出的差錯發(fā)生地址的保存數(shù) 據(jù)經(jīng)帶糾錯碼的寫入電路122，蓋寫在MRAM120A的差錯發(fā)生地址上加以保 存。工序205b、 212相當于第1累計單元，該第1累計單元205b在第1確認讀 出單元203b進行讀出確認時或糾錯寫入單元208進行糾錯寫入后的讀出確認 中，發(fā)生再次發(fā)生第1差錯的重復異常時，對第1當前值寄存器126a加上或減 去大于等于第2增量值A2的值，即第3增量值A3。工序206b相當于第1重復異常檢測單元，該第1重復異常檢測單元206b 根據(jù)第1、第3增量值A1、 A3的累計，在第1當前值寄存器126a的值為規(guī)定 的異常側臨界值的范疇外時，產(chǎn)生第1異常檢測信號ER1。將第3增量值A3 設定成小于作為所述異常側臨界值與正常側臨界值之差的容許累計值。結構上做成包含第1累計單元205b和第1重復異常檢測單元206b的工序
塊210b相當于第1重復異常判斷單元，該第l重復異常檢測單元210b在第1 確認讀出單元203b進行讀出確認時或糾錯寫入單元208進行糾錯寫入后的讀 出確認中，第l差錯寄存器125a的內(nèi)容再次包含相同的差錯數(shù)據(jù)時，判斷為同 一地址的存儲器內(nèi)容連續(xù)異常。但是，以上說明的實施例的情況下，設定成進行多次確認讀出和糾錯寫入 時發(fā)生第1異常檢測信號ER1，倘若將第3增量值A3設定得大，則能立即產(chǎn) 生第1異常檢測信號ER1。接著，說明用于說明圖1的裝置的第2異常判斷所涉及的動作的流程圖的 圖3。圖3中，后續(xù)于上述工序209、 211、 212執(zhí)行的工序303a的步驟讀出第2 差錯標記FL2或第2差錯寄存器125b的內(nèi)容，存放到未圖示的暫時寄存器， 并使第2差錯標記FL2或第2差錯寄存器125b的內(nèi)容復原。后續(xù)的工序304a 的步驟根據(jù)工序303a中讀出的暫時寄存器的內(nèi)容是否第2差錯發(fā)生狀態(tài)，在發(fā) 生第2差錯時進行"是"的判斷后轉(zhuǎn)移到工序305a，不發(fā)生第2差錯時進行"否" 的判斷后轉(zhuǎn)移到工序311。第2差錯是不可編碼糾錯的差錯，在第2差錯標記FL2的邏輯為正或第2 差錯寄存器125b的內(nèi)容為存儲單元121的地址時，判斷為發(fā)生第2差錯。工序305a的步驟對第2當前值寄存器126b加上例如"3"，作為第5增量 值A5，接著的工序306a的步驟判斷第2當前值寄存器126b的值是—否超過正 常側臨界值(例如"11")，不超過則進行"否"的判斷后轉(zhuǎn)移到工序307a，如 果超過就進行"是"的判斷后轉(zhuǎn)移到工序309a。工序309a的步驟產(chǎn)生第2異常檢測信號ER2，并將第2差錯標記FL2和第 2差錯寄存器125b的內(nèi)容復原，將第2當前值寄存器126b的當前值初始化為 "9"后，通過中繼端子4A轉(zhuǎn)移到圖4的工序塊401a。工序307a的步驟指定發(fā)生差錯的地址，并讀出其內(nèi)容，但如果為工序303a 中對第2差錯寄存器125b進行讀出的情況，就指定并讀出該第2差錯寄存器 125b存放的差錯發(fā)生地址，如果為工序303a中讀出第2差錯標記FL2的情況， 則工序307a中首先讀出第2差錯寄存器125b的內(nèi)容，接著指定并讀出存放在 該第2差錯寄存器125b的差錯發(fā)生地址。因而，工序303a中使用第2差錯標記FL2時，工序307a工作2次，但如 果是不發(fā)生差錯的常規(guī)狀態(tài)，即使不進行第2差錯寄存器125b的內(nèi)容確認， 也能迅速轉(zhuǎn)移到工序311。后續(xù)于工序307a執(zhí)行的工序303b的步驟讀出第2差錯標記FL2或第2差 錯寄存器125b的內(nèi)容，存放到未圖示的暫時寄存器上，并使第2存儲標記FL2 或第2差錯寄存器125b的內(nèi)容復原。接著的工序304b的步驟根據(jù)工序303b 讀出的暫時寄存器的內(nèi)容是否第2差錯發(fā)生狀態(tài)，在發(fā)生第2差錯時進行"是" 的判斷后轉(zhuǎn)移到工序305b，非發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序 311。工序305b的步驟對第2當前值寄存器126b加上例如"6"，作為第6增量 值A6，接著的工序306b的步驟判斷第2當前值寄存器126b的值是否超過正 常側臨界值、例如"11"，不超過則進行"否"的判斷后轉(zhuǎn)移到工序303b，如 果超過就進行"是"的判斷后轉(zhuǎn)移到工序209b。工序309b的步驟產(chǎn)生第2異常檢測信號ER2，并將第2差錯標記FL2和第 2差錯寄存器125b的內(nèi)容復原，將第2當前值寄存器126b的當前值初始化為 "9"后，通過中繼端子4A轉(zhuǎn)移到圖4的工序塊401。工序塊320a是包含工序304a、 305a、 306a的成為第2零星發(fā)生異常判斷單 元的工序群，工序塊320b是包含工序304b、 305b、 306b的成為第2重復異常 判斷單元的工序群。再者，工序塊320a根據(jù)非特定多個地址中發(fā)生的第2差錯，對第2當前值 寄存器126b加上第5增量值A5，而工序塊320b利用對工序307a指定的正在 發(fā)生異常的特定地址的重新確認動作，加上第6增量值A6。工序304a、 304b的判斷為"否"并且不發(fā)生第2差錯時執(zhí)行的工序311的 步驟判斷第2當前值寄存器126b的值是否為例如正常側臨界值"0"，如果不 為"0"就進行"否"的判斷后轉(zhuǎn)移到工序312，為"0"則進行"是"的判斷 后，經(jīng)中繼端子4A轉(zhuǎn)移到圖4的工序401。工序312的步驟從第2當前值寄存器126b減去例如"1"，當作增量值A4。
后續(xù)于工序312，通過中繼端子4A轉(zhuǎn)移到圖4的工序401。概括說明上述流程圖。工序305a、 312相當于第2累計單元，該第2累計 單元305a、 312對發(fā)生第2差錯作出響應，對第2當前值寄存器126b加上(或 減去)第5增量值A5，將第2差錯寄存器125b和第2差錯標記FL2復原，并 且如果發(fā)生第2差錯，就進行對第2當前值寄存器126b的加減校正，以便減 去(或加上)第4增量值A4，使其相互抵消。所述第2差錯的非工作狀態(tài)繼續(xù)時， 作為使規(guī)定的正常側臨界值中所述第4增量值A4的加減校正停止的單元，附 圖的實施例當作按發(fā)生差錯進行相加作說明。然而，可使對第2當前值寄存器126b的加減運算方向相反，將當前值的異 常側下限值取為"0"，正常側上限值取為"11",并且發(fā)生第2差錯時減去 第5增量值A5，正常時加上第4增量值A4。工序306a相當于第2零星發(fā)生異常檢測單元，該第2零星發(fā)生異常檢測單 元306a根據(jù)第4、第5增量值A4、 A5的累計，在第2當前值寄存器126b的 值為規(guī)定的異常側臨界值的范疇外時，產(chǎn)生第2異常檢測信號ER2。第5增量 值A5的值大于第4增量值A4的值，而且將其設定成小于作為所述異常側臨 界值與正常側臨界值之差的容許累計值。所以，因噪聲誤動而零星發(fā)生第2差錯時，不使第2異常檢測信號ER2立 即產(chǎn)生，而在因硬件異常而連續(xù)發(fā)生第2差錯時，迅速產(chǎn)生第2異常檢測信號 ER2。工序塊320a為包含第1累計單元305a和第1零星發(fā)生異常檢測單元306a 的第2零星發(fā)生異常判斷單元。工序303b相當于第2確認讀出單元，該第2確認讀出單元303b對第2差 錯寄存器125b存放第2差錯數(shù)據(jù)作出響應，將該第2差錯數(shù)據(jù)復原(利用工序 303a)后，再次訪問差錯發(fā)生地址(利用工序307a)，再次讀出并確認第2差錯寄 存器125b的內(nèi)容。工序305b、 312相當于第2累計單元，該第2累計單元305b在第2確認讀 出單元303b進行讀出確認時或發(fā)生再次發(fā)生第1差錯的重復異常時，對第2 當前值寄存器126b加上或減去大于等于第5增量值A5的值，即第6增量值△ 6。工序306b相當于第2重復異常檢測單元，該第2重復異常檢測單元306b 根據(jù)第4、第6增量值A4、 A6的累計，在第2當前值寄存器126b的值為規(guī) 定的異常側臨界值的范疇外時，產(chǎn)生第2異常檢測信號ER2。將第6增量值A 6設定為小于作為所述異常側臨界值與正常側臨界值之差的容許累計值。結構上做成包含第2累計單元305b和第2重復異常檢測單元306b的工序 塊320b相當于第2重復異常判斷單元，該第2重復異常檢測單元320b在第2 確認讀出單元303b進行讀出確認時，第2差錯寄存器125b的內(nèi)容再次包含相 同的差錯數(shù)據(jù)時，判斷為同一地址的存儲器內(nèi)容連續(xù)異常。但是，以上說明的實施例的情況下，設定成進行多次確認讀出和糾錯寫入 時發(fā)生第2異常檢測信號ER2，倘若將第6增量值A6設定得大，則能立即產(chǎn) 生第2異常檢測信號ER2。接著，說明用于說明圖1的裝置的檢查動作所涉及的動作的流程圖的圖4。圖4中，后續(xù)于上述工序203、 309a、 30%、 311、 312執(zhí)行的工序塊401 是工序群，其中判斷是否異常檢查時期，不是異常檢查時期則進行"否"的判 斷后轉(zhuǎn)移到動作結束工序420，是異常檢査時期就選擇異常檢查區(qū)后轉(zhuǎn)移到工 序402。工序塊401中，工序440的步驟判斷是否緊接在將電源開關102閉路之后， 如果是從斷變化到通之后，進行"是"的判斷后轉(zhuǎn)移到工序411;如果已閉路 或已開路就轉(zhuǎn)移到工序442。工序441的步驟選擇成為檢查運轉(zhuǎn)啟動的對象的 特定檢査區(qū)。該特定檢查區(qū)選擇安全上重要的程序區(qū)，例如疏散運轉(zhuǎn)控制程序。工序442的步驟判斷電源開關102是否閉路，閉路則進行"是"的判斷后 轉(zhuǎn)移到工序443，非閉路就進行"否"的判斷后轉(zhuǎn)移到工序444。工序442進 行"否"的判斷的狀態(tài)是將暫時閉路的電源開關103開路并由延遲恢復開關元 件103b持續(xù)供電的狀態(tài)。工序443的步驟判斷是否定期檢查時期，如果是定期檢査時期就進行"是" 的判斷后轉(zhuǎn)移到工序444，不是定期檢査時期則進行"否"的判斷后轉(zhuǎn)移到動 作結束工序420。該工序443實質(zhì)上定期地進行"是"的判斷。
工序444的步驟選擇并更新成為定期檢査或停止前檢查的對象的劃分檢查區(qū)，其中在定期檢査時，根據(jù)后面闡述的工序426進行區(qū)域更新完的判斷，轉(zhuǎn) 移到動作結束工序420 —下，并且在又激活動作啟動工序200后的工序444中， 更新并選擇劃分成多個的劃分檢査區(qū)。將電源開關102開路的停止前檢査的情況下，根據(jù)后面闡述的工序426進 行區(qū)域更新未完的判斷，通過中繼端子4B返回工序444，繼續(xù)更新并選擇劃分 成多個的劃分檢查區(qū)。工序441或工序444后接著執(zhí)行的工序402的步驟，在成為檢査對象的 MRAM120A的地址區(qū)，指定存儲單元121的地址，試讀出存儲內(nèi)容。后續(xù)的工序403a的步驟讀出第2差錯標記FL2或第2差錯寄存器125b的 內(nèi)容，存放到未圖示的暫時寄存器，并將第2差錯標記FL2或第2差錯寄存器 125b的內(nèi)容復原。后續(xù)的工序404a的步驟根據(jù)工序403a讀出的暫時寄存器的 內(nèi)容是否發(fā)生第2差錯的狀態(tài)，在發(fā)生第2差錯時進行"是"的判斷后轉(zhuǎn)移到 工序407a，如果未發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序413a。工序407a的步驟指定差錯發(fā)生地址，并讀出其內(nèi)容；但工序403a中對第2 差錯寄存器125b進行讀出時，指定該第2差錯寄存器125b存放的差錯發(fā)生地 址并進行讀出，而工序403a中讀出第2差錯標記FL2時，在工序407a首先讀 出第2差錯寄存器125b的內(nèi)容，接著指定并讀出存放在該第2差錯寄存器125b 的差錯發(fā)生地址。因而，工序403a中使用第2差錯標記FL2時，工序407a工作2次，但如 果是不發(fā)生差錯的常規(guī)狀態(tài)，即使不進行第2差錯寄存器125b的內(nèi)容確認， 也能迅速轉(zhuǎn)移到工序413a。后續(xù)于工序407a執(zhí)行的工序403b的步驟讀出第2差錯標記FL2或第2差 錯寄存器125b的內(nèi)容，存放到未圖示的暫時寄存器，并將第2存儲標記FL2 或第2差錯寄存器125b的內(nèi)容復原。接著的工序404b的步驟根據(jù)工序403b 讀出的暫時寄存器的內(nèi)容是否第2差錯發(fā)生狀態(tài)，在發(fā)生第2差錯時進行"是" 的判斷后轉(zhuǎn)移到工序427，非發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序 413a。
工序413a的步驟讀出第1差錯標記FL1或第1差錯寄存器125a的內(nèi)容， 蓋寫并保存在后寫優(yōu)先的暫時寄存器(未圖示)，并將第1差錯標記FL1或第1 差錯寄存器125a的內(nèi)容復原。后續(xù)的工序414a的步驟根據(jù)工序413a讀出的暫時寄存器的內(nèi)容是否發(fā)生 第1差錯的狀態(tài)，在發(fā)生第1差錯時進行"是"的判斷后轉(zhuǎn)移到工序417a，如 果未發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序422。工序417a的步驟指定差錯發(fā)生地址，并讀出其內(nèi)容；但工序413a中對第l 差錯寄存器125a進行讀出時，指定該第1差錯寄存器125a存放的差錯發(fā)生地 址并進行讀出，而工序413a中讀出第1差錯標記FL1時，在工序417a首先讀 出第1差錯寄存器125a的內(nèi)容，接著指定并讀出存放在該第1差錯寄存器125a 的差錯發(fā)生地址。后續(xù)的工序413b的步驟讀出第1差錯標記FL1或第1差錯寄存器125a的 內(nèi)容，蓋寫并保存在未圖示的后寫優(yōu)先的暫時寄存器，并使第1差錯標記FL1 或第1差錯寄存器125a的內(nèi)容復原。后續(xù)的工序414b的步驟根據(jù)工序413b讀出的暫時寄存器的內(nèi)容是否發(fā)生 第1差錯的狀態(tài)，在發(fā)生第1差錯時進行"是"的判斷后轉(zhuǎn)移到工序421，如 果未發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序422。工序421的步驟判斷下一工序418是否執(zhí)行正常數(shù)據(jù)的糾錯寫入，如果未 糾錯寫入就進行"否"的判斷后轉(zhuǎn)移到工序418，已糾錯寫入則進行"是"的 判斷后轉(zhuǎn)移到工序429。工序418的步驟將工序417a中讀出的譯碼數(shù)據(jù)通過帶糾錯碼的寫入電路 122進行修復寫入；該工序418后，接著返回工序423b，并由工序414b判斷 是否進行正常寫入。工序422的步驟判斷成為這次的檢査對象的區(qū)域的檢査是否完成，如果未 完成就進行"否"的判斷后返回工序402并更新檢查地址，如果檢査完則進行 "是"的判斷后轉(zhuǎn)移到工序423。工序423的步驟對為和數(shù)校驗、或CRC校驗而分組的多個檢查區(qū)設定校驗 哪個區(qū)；該檢査區(qū)可以是例如與工序441或工序444選擇的檢查區(qū)相同的區(qū)或 進一步細分的區(qū)。后續(xù)的工序424的步驟對工序423中設定的檢查區(qū)進行和數(shù)校驗、或CRC 校驗。后續(xù)的工序425的步驟根據(jù)該工序424的校驗結果是否正常，如果正常 就進行"是"的判斷后轉(zhuǎn)移到工序426，不正常則進行"否"的判斷后轉(zhuǎn)移到 工序429。工序426中，在將電源開關102閉路的定期檢查時進行"是"的判斷，在 將電源開關102開路的停止前檢査時，首先進行"否"的判斷，并返回工序444， 重復進行多個檢査區(qū)的檢查后，如果完成全部劃分檢査區(qū)的檢查，則進行"是" 的判斷并轉(zhuǎn)移到動作結束工序420。在工序404b判斷為發(fā)生第2差錯時執(zhí)行的工序427的步驟，從后備存儲器 161A與差錯發(fā)生地址對應地讀出數(shù)據(jù)，傳送并寫入到MRAM120A。后續(xù)的工序428的步驟判斷后續(xù)427的傳送寫入是否首次寫入，是首次寫 入時進行"是"的判斷后返回工序404a，檢査是否正確進行傳送寫入；不是首 次寫入時進行"否"的判斷后轉(zhuǎn)移到工序429。工序429中，產(chǎn)生異常檢測信號ER1、 ER2，使圖2的工序202中置位的初 始標記復原，而且使MRAM120A內(nèi)的差錯寄存器或差錯標記復原后轉(zhuǎn)移到工 序426。動作結束工序420中，微處理器110A執(zhí)行其它控制動作后，實質(zhì)上定期地 轉(zhuǎn)移到圖2的動作開始工序200，但將電源開關102開路時，將微處理器110A 停止，使電源繼電器103a去激勵，并切斷供電電路。概括說明上述流程圖。工序403b相當于第2確認讀出單元，該第2確認讀 出單元403b對第2差錯寄存器125b存放第2差錯數(shù)據(jù)作出響應(利用工序404a 的判斷)，將該第2差錯數(shù)據(jù)復原(利用在工序403a讀出后復原)后，再次訪問差 錯發(fā)生地址(利用工序407a)，再次讀出并確認第2差錯寄存器125b的內(nèi)容。包含工序407a、 403b、 404b的工序塊432相當于第2重復異常判斷單元， 該第2重復異常判斷單元432在第2確認讀出單元403b進行確認讀出時，第2 差錯寄存器125b的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判斷為同一地址的存 儲內(nèi)容連續(xù)異常。
工序413b相當于第1確認讀出單元，該第1確認讀出單元413b對第1差 錯寄存器125a存放第1差錯數(shù)據(jù)作出響應(利用工序414a的判斷)，將該第2 差錯數(shù)據(jù)復原(利用在工序413a讀出后復原)后，再次訪問差錯發(fā)生地址(利用工 序417a)，再次讀出并確認第1差錯寄存器125a的內(nèi)容。包含工序414a、 421的工序塊431相當于第l重復異常判斷單元，該第1 重復異常判斷單元431在第l確認讀出單元413b進行確認讀出時，第l差錯 寄存器125a的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判斷為同一地址的存儲內(nèi)容 連續(xù)異常。工序418相當于糾錯寫入單元，該糾錯寫入單元418對作為第1確認讀出 單元413b的讀出結果在第1差錯寄存器125a仍然存放第1差錯數(shù)據(jù)作出響應， 將通過譯碼讀出電路123讀出的差錯發(fā)生地址的保存數(shù)據(jù)經(jīng)所述帶糾錯碼的寫 入電路122蓋寫并保存在MRAM120A的差錯發(fā)生地址上。工序427相當于糾錯傳送單元，該糾錯傳送單元427對重復異常判斷單元 432進行異常判斷作出響應，將后備存儲器161A存放的疏散運轉(zhuǎn)程序通過所述 帶糾錯碼的寫入電路122蓋寫并保存在MRAM120A的差錯發(fā)生地址上。包含工序423、 424、 425的工序塊433相當于第3異常判斷單元，該第3 異常判斷單元433依次讀出MRAM120A所特定區(qū)間區(qū)域的保存數(shù)據(jù)，利用涉 及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否有誤碼。包含工序440至工序444的工序塊401相當于檢查時期判斷單元，該檢查 時期判斷單元401選擇運轉(zhuǎn)啟動檢査單元或定期檢査單元或停止前檢査單元。再者，運轉(zhuǎn)啟動校正單元是特定檢査單元，在接通電源開關102后，對 MRAM120A保存的特定區(qū)域的主要數(shù)據(jù)利用重復異常判斷單元431、 432或第 3異常判斷單元433檢査是否有誤碼。定期檢査單元是劃分更新檢査單元，在連續(xù)接通電源開關102的狀態(tài)下， 將MRAM120A保存的全部數(shù)據(jù)分成多個，對各劃分數(shù)據(jù)利用重復異常判斷單 元431、 432或第3異常判斷單元433依次檢查是否有誤碼。停止前檢查單元是成批檢查單元，在切斷電源后的延遲恢復開關元件103b 閉路期間，對MRAM120A保存的全部數(shù)據(jù)利用重復異常判斷單元431、 432和
第3異常判斷單元433檢查是否有誤碼。 (3)其它實施方式的說明按圖l那樣構成的本發(fā)明實施例裝置l中，將MRAM120A當作具有第1、 第2差錯寄存器125a、 125b和第l、第2差錯標記產(chǎn)生電路124a、 124b的存 儲器進行了說明，但作為本發(fā)明的基本主旨，至少具有第l、第2差錯寄存器 125a、 125b的任一方就可以。例如，第2差錯標記產(chǎn)生電路124b和第2差錯寄存器125b非同時存在時， 可刪除整個圖3和圖4中的工序404a、 407a、 403b、 404b、 427、 428。反之，第1差錯標記產(chǎn)生電路124a和第1差錯寄存器125a非同時存在時， 可刪除圖2的工序203a至工序212和圖4中的工序413a至工序418，并且在 工序404b的判斷為"否"時轉(zhuǎn)移到工序422。再者，第2差錯標記產(chǎn)生電路124b和第2差錯寄存器125b非同時存在時， 產(chǎn)生不能檢測出不可糾錯的差錯的安全方面的問題，但其代替單元為第3異常 判斷單元。作為第3異常判斷單元采用和數(shù)校驗方式時，MRAM120A的多個劃分區(qū)的 各區(qū)算出各地址存放的多個數(shù)據(jù)的總和值的補數(shù)值。預先存放在MRAM120A， 在檢查時間點如果包含所述補數(shù)值的多個數(shù)據(jù)的總和值為零，判斷為正常。作為第3異常判斷單元433采用稱為循環(huán)冗余檢查的CRC校驗(Cyclic Redundancy Check)時，添加將檢查區(qū)的全部數(shù)據(jù)作為高次多項式除以規(guī)定的 生成多項式后得到的余數(shù)，檢查時間點上除以同樣的生成多項式后，余數(shù)為零， 則判斷為正常。倘若具有第2差錯寄存器125b和第3異常判斷單元433兩者，則能設置圖 13中在后面闡述的異常糾錯寫入單元1327。而且，能將第l、第2當前值寄存器126a、 126b如圖5的實施例中說明的 那樣做成共用當前值寄存器126。還可將計數(shù)器電路140A所示的異常發(fā)生存儲單元改成圖9所示的觸發(fā)器電 路140C。可如圖5所示那樣使用監(jiān)視定時器130產(chǎn)生的輸出允許信號OUTE，以代替 用于電源繼電器103a自保持的供電保持指令輸出DR1。構成將第l、第2差錯標記FL1、 FL2連接到微處理器110A的常規(guī)輸入端 子，并實質(zhì)上定期地監(jiān)視其工作狀態(tài)，但也能將各標記信號連接到微處理器 110A的中斷輸入端子，按較高的頻度監(jiān)視各標記信號，并至少進行對第l、第 2當前值寄存器126a、 126b的加法運算或減法運算。實施方式1和其它各實施方式中，可做成MRAM內(nèi)的差錯寄存器包含多級 移位寄存器，并且每次發(fā)生新差錯就使舊差錯移動并最終溢出后消失的形態(tài)。還可在微處理器讀出差錯寄存器內(nèi)容的時間點，將該讀出的差錯數(shù)據(jù)傳送 并保存到MRAM其它地址區(qū)作為用于產(chǎn)生發(fā)生異常的履歷信息有效使用。實施方式l和其它各實施例中，使用能自由進行讀寫的數(shù)據(jù)存儲區(qū)，存放 第1差錯或第2差錯的類別或差錯發(fā)生地址和差錯發(fā)生次數(shù)累計值等發(fā)生異常 的履歷信息。但是，外部工具操作維修作業(yè)中必須輸入特定通行字才能使履歷信息初始 化，以免不小心丟失貴重的履歷信息。 (4)實施方式1的要點和特征本發(fā)明實施方式1的電子控制裝置100A，具有從外部電源101供電并根據(jù) 輸入傳感器群106、 107的工作狀況對電負載群105a、 105b進行驅(qū)動控制的微 處理器IIOA，從外部工具108對與該微處理器協(xié)同工作的非易失性程序存儲器 120A傳送并寫入含控制常數(shù)的控制程序。所述微處理器110A根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)120A中存放的控制程 序進行工作，并且將該MRAM劃分成在從所述外部工具108傳送并寫入后以 所述微處理器IIOA運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲 區(qū)和所述微處理器IIOA運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行 存放。所述MRAM120A還包含對來自所述微處理器IIOA的寫入指令信號作 出響應并對指定地址的存儲單元121寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼 的寫入電路122、對來自所述微處理器IIOA的讀出指令信號作出響應并從指定 地址的存儲單元121將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、設置在 所述數(shù)據(jù)存儲區(qū)的差錯寄存器125a、 125b、以及成為設置在所述程序存儲區(qū)的 確認讀出單元203b、 303b、 403b、 413b和重復異常判斷單元210b、 320b、 431、 432的控制程序，并且構成將來自所述微處理器IIOA的寫入指令信號通過寫入 禁止/解除單元150供給所述MRAM120A。所述差錯寄存器125a、 125b是特定地址存儲器，在所述存儲單元121保存 的數(shù)據(jù)有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯數(shù) 據(jù)是由所述微處理器IIOA加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或 通過依次讀出所述存儲單元121的各地址的內(nèi)容而在新地址有誤碼，則存放依 次更新的差錯數(shù)據(jù)。所述確認讀出單元203b、 303b、 403b、 413b是對所述差錯寄存器125a、 125b 存放的差錯數(shù)據(jù)作出響應、且將所述差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后再次訪問 差錯發(fā)生地址以再次讀出并確認所述差錯寄存器125a、 125b的內(nèi)容的單元。所述重復異常判斷單元210b、 320b、 431、 432是在所述確認讀出單元203b、 303b、 403b、 413b讀出的差錯寄存器125a、 125b的內(nèi)容包含相同的差錯數(shù)據(jù) 時，判斷為同一地址的存儲器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元150對存放所述控制程序的所述MRAM120A的 程序存儲區(qū)禁止將所述微處理器110A的寫入指令信號供給所述MRAM120A， 并在處于連接外部工具108對所述MRAM120A寫入控制程序的狀態(tài)時，對所 述微處理器IIOA解除所述寫入禁止功能，在不連接外部工具108，打算進行所 述控制程序的修復寫入時，將所述寫入禁止功能作為例外加以解除，而且對所 述重復異常判斷單元210b、 320b、 431、 432判斷為異常時或進行多次異常判 斷時作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處 理。所述MRAM120A還具有糾錯寫入單元208、 418。所述差錯寄存器是位于 第1特定地址的第1差錯寄存器125a,在指定地址的所述存儲單元121的內(nèi)容 可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)是所述譯碼讀出電路123 譯碼并糾錯后的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為第l差錯數(shù)據(jù)加以存放。所述確認讀出單元是第1確認讀出單元203b、 413b，對所述第1差錯寄存 器125a存放的第1差錯數(shù)據(jù)作出響應，在將該第1差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏 散后，再次訪問差錯發(fā)生地址，再次讀出并確認所述第1差錯寄存器125a的內(nèi) 容。所述糾錯寫入單元208、 418是修復寫入單元，對作為所述第l確認讀出單 元203b、 413b的讀出結果，仍然在第l差錯寄存器125a存放第l差錯數(shù)據(jù)作 出響應，將通過所述譯碼讀出電路123讀出的差錯發(fā)生地址的保存數(shù)據(jù)經(jīng)所述 帶糾錯碼的寫入電路122對所述MRAM120A的差錯發(fā)生地址進行蓋寫并加以保存。所述重復異常判斷單元是第1重復異常判斷單元210b、 431，在所述第1確 認讀出單元203b、 413b進行讀出確認時或所述糾錯寫入單元208、 418進行糾 錯寫入后的讀出確認中所述第l差錯寄存器125a的內(nèi)容再次包含相同的差錯數(shù)據(jù)時，判斷為同一地址的內(nèi)容連續(xù)異常。所述寫入禁止/解除單元150在所述 糾錯寫入單元208、 418的修復操作時，解除所述寫入禁止功能。因而，具有的特征為能通過暫時解除寫入功能，并使錯誤的保存數(shù)據(jù)恢 復正常，抑制異常的波及和擴大。所述MRAM120A除具有所述第1差錯寄存器125a外，還具有第1差錯標 記產(chǎn)生電路124a。所述第1差錯標記產(chǎn)生電路124a是邏輯電路，該邏輯電路在指定地址的所 述存儲單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所 述譯碼讀出電路123譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第1差錯標記 FL1。將所述第1差錯標記FL1連接到所述微處理器110A的中斷輸入端子，所述 第1確認讀出單元203b、 413b和所述糾錯寫入單元208、 418對發(fā)生該第1差 錯標記FL1作出響應并加以執(zhí)行，進行所述第1重復異常判斷單元210b、 431 的重復異常判斷，并在規(guī)定時間后自動將該第1差錯標記FL1復原、或由所述 微處理器IIOA將其復原。因而，具有的特征為微處理器定期讀出第1差錯寄存器的內(nèi)容，不必確 認有沒有發(fā)生異常，并可隨著產(chǎn)生第1差錯標記確認第1差錯寄存器的內(nèi)容后，
進行糾錯寫入或異常處理，所以能不延遲地進行異常處理，并能減輕正常狀態(tài) 的微處理器的控制負擔。所述MRAM120A具有所述第1差錯寄存器125a或第1差錯標記產(chǎn)生電路 124a中的至少一方，并具有包含響應第1差錯的發(fā)生地進行工作的第1累計單 元205a、212和第1零星發(fā)生異常檢測單元206a的第1零星發(fā)生異常判斷單元 210a和異常發(fā)生存儲單元140A。所述第1差錯標記產(chǎn)生電路124a是邏輯電路，該邏輯電路在指定地址的所 述存儲單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所 述譯碼讀出電路123譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第l差錯標記 FL1。所述第1差錯是定期監(jiān)視并檢測出所述第1差錯寄存器125a是否存放第1 差錯數(shù)據(jù)、或是否發(fā)生所述第l差錯標記的涉及是否有差錯的定期信息。所述第1累計單元205a、 212具有第1當前值寄存器126a，并對所述第1 差錯的發(fā)生作出響應，對該第1當前值寄存器126a加上或減去第2增量值A2， 所述第1差錯寄存器125a或第1差錯標記FL1進行復原或轉(zhuǎn)移疏散、并且如 果不發(fā)生第1差錯，就進行對第1當前值寄存器126a的加減校正，以便減去或 加上第1增量值A1進行相互抵消，所述第1差錯的非工作狀態(tài)繼續(xù)時，在規(guī) 定的正常側臨界值，停止第1增量值A1的加減校正。所述第1零星發(fā)生異常檢測單元206a，在根據(jù)所述第1、第2增量值A1、 △ 2的累計、所述第1當前值寄存器126a的值為所述規(guī)定異常側臨界值范疇外 時，產(chǎn)生第1異常檢測信號ER1，將所述第2增量值A2設定成大于所述第1 增量值A1而且小于作為所述異常側臨界值與所述正常側臨界值之差的容許臨 界值。所述異常發(fā)生存儲單元140A對所述第1重復異常判斷單元210b、431進行 異常判斷和所述第1零星發(fā)生異常判斷單元210a進行異常判斷作出響應，執(zhí)行 包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。因而，具有的特征為能在MRAM的各地址上零星發(fā)生誤碼時，不感應瞬 時噪聲誤動，而一連續(xù)發(fā)生異常就迅速檢測出零星發(fā)生異常，進行異常處理。
所述第1累計單元205b在所述第1確認讀出單元203b進行確認讀出時、 或所述糾錯寫入單元208進行糾錯寫入后的讀出確認中，發(fā)生再次發(fā)生所述第 1差錯的重復異常時，對所述第1當前值寄存器126a加上或減去作為大于等于 所述第2增量值A2的值的第3增量值A3。因而，具有的特征為能通過監(jiān)視第1累計單元的當前值， 一元化地判斷 零星發(fā)生異常和重復異常。所述差錯寄存器是位于第2地址的第2差錯寄存器125b，該第2差錯寄存 器125b在指定地址的所述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的差錯、 且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該差錯 的地址號作為第2差錯數(shù)據(jù)加以存放。所述確認讀出單元是第2確認讀出單元303b、 403b，對所述第2差錯寄存 器125b存放的第2差錯數(shù)據(jù)作出響應，在將該第2差錯數(shù)據(jù)復原或加以轉(zhuǎn)移 疏散后，再次訪問差錯發(fā)生地址，讀出并確認所述第2差錯寄存器125b的內(nèi) 容。所述重復異常判斷單元是第2重復異常判斷單元320b、 432，該第2重復異 常判斷單元在所述第2確認讀出單元303b、 403b進行讀出確認時，所述第2 差錯寄存器125b的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判斷為同一地址的內(nèi) 容連續(xù)異常。西而，具有的特征為讀出數(shù)據(jù)發(fā)生誤碼時，利用再確認讀出確認是否沒 有瞬時噪聲誤動，并且作為確認結果，能進行正常讀出，則無事地繼續(xù)進行控 制；如果再確認異常，則迅速執(zhí)行異常處理。所述MRAM120A除具有所述第2差錯寄存器125b外，還具有第2差錯標 記產(chǎn)生電路124b。所述第2差錯標記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所 述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2 差錯標記FL2。將所述第2差錯標記FL2連接到所述微處理器110A的中斷輸入端子，所述
第2確認讀出單元303b、 403b對發(fā)生該第2差錯標記FL2作出響應并加以執(zhí) 行，進行所述第2重復異常判斷單元320b、 432的重復異常判斷，并在規(guī)定時 間后自動將該第2差錯標記FL2復原、或由所述微處理器110A將其復原。因而，具有的特征為微處理器定期讀出第2差錯寄存器的內(nèi)容，不必確 認有沒有發(fā)生異常，并可隨著產(chǎn)生第2差錯標記確認第2差錯寄存器的內(nèi)容后， 進行糾錯寫入或異常處理，所以能不延遲地進行異常處理，并能減輕正常狀態(tài) 的微處理器的控制負擔。所述MRAM120A具有所述第2差錯寄存器125b或第2差錯標記產(chǎn)生電路 124b中的至少一方，并具有包含響應第2差錯的發(fā)生地進行工作的第2累計單 元305a、 312和第2零星發(fā)生異常檢測單元306a的第2零星發(fā)生異常判斷單元 320a和異常發(fā)生存儲單元140A。所述第2差錯標記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所 述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2 差錯標記FL2。所述第2差錯是定期監(jiān)視并檢測出所述第2差錯寄存器125b是否存放第2 差錯數(shù)據(jù)、或是否發(fā)生所述第2差錯標記的涉及是否有差錯的定期信息。所述第2累計單元305a、 312具有第2當前值寄存器126b，并對所述第2 差錯的發(fā)生作出響應，對該第2當前傻寄存器126b加上或減去第5增量值A5， 將所述第2差錯寄存器125b或第2差錯標記FL2復原、并且如果不發(fā)生第2 差錯就進行對第2當前值寄存器126b的加減校正，以便減去或加上第4增量 值A4進行相互抵消，所述第2差錯的非工作狀態(tài)繼續(xù)時，在規(guī)定的正常側臨 界值，停止第4增量值A4的加減校正。所述第2零星發(fā)生異常檢測單元306a在根據(jù)所述第4、第5增量值A4、 △ 5的累計、所述第2當前值寄存器126b的值為所述規(guī)定異常側臨界值范疇外時， 產(chǎn)生第2異常檢測信號，將所述第5增量值A5設定成大于所述第4增量值A4 而且小于作為所述異常側臨界值與所述正常側臨界值之差的容許臨界值。所述異常發(fā)生存儲單元140A，對所述第2重復異常判斷單元320b、 432進
行異常判斷和所述第2零星發(fā)生異常判斷單元306a進行異常判斷作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。因而，具有的特征為能在MRAM的各地址上零星發(fā)生誤碼時，不感應瞬時噪聲誤動，而一連續(xù)發(fā)生異常就迅速檢測出零星發(fā)生異常，進行異常處理。所述第2累計單元305b在所述第2確認讀出單元303b進行確認讀出時， 發(fā)生再次發(fā)生所述第1差錯的重復異常時，對所述第2當前值寄存器126b加 上或減去作為大于等于所述第5增量值A5的值的第6增量值A6。因而，具有的特征為能通過監(jiān)視第2累計單元的當前值， 一元化地判斷 零星發(fā)生異常和重復異常。所述MRAM120A還包含成為第3異常判斷單元433的控制程序，并具有異 常發(fā)生存儲單元140A。所述第3異常判斷單元433依次讀出所述MRAM120A的規(guī)定期間區(qū)域的保 存數(shù)據(jù)，利用涉及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否有 誤碼。所述異常發(fā)生存儲單元140A對所述重復異常判斷單元210b、 320b、 431、 432進行異常判斷和所述第3異常判斷單元433進行異常判斷作出響應，至少 進行異常通知。再者，MRAM中內(nèi)置的誤碼檢測糾錯功能是能僅對為當前時刻的控制動作 而受到訪問的地址進行異常判斷的功能，并非對與當前控制無關的地址進行檢 查。與此相反，第3異常檢査單元能檢查MRAM的特定地址區(qū)間的全部數(shù)據(jù)， 一面使此特定區(qū)間依次改變、 一面檢査MRAM的全部數(shù)據(jù)，與當前的控制動 作無關。因而，具有進一步提高控制的安全性的特征。所述MRAM120A還包含成為選擇運轉(zhuǎn)啟動檢查單元或定期檢查單元或停 止前檢查單元中的l個單元的檢査時期判斷單元401的控制程序。所述運轉(zhuǎn)啟 動檢査單元是特定檢査單元，在接通電源開關102后，對所述MRAM120A保 存的特定區(qū)域的主要數(shù)據(jù)利用所述重復異常判斷單元431、 432或所述第3異 常判斷單元433檢查是否有誤碼。所述定期檢査單元是劃分更新檢查單元，在電源開關102連續(xù)接通的狀態(tài)下，將所述MRAM120A保存的全部數(shù)據(jù)分成多個，對各劃分數(shù)據(jù)利用所述重 復異常判斷單元431、 432或所述第3異常判斷單元433依次檢查是否有誤碼。 所述停止前檢査單元是成批檢查單元，在切斷電源開關102后的延遲恢復 開關元件103b閉路期間，對所述MRAM120A保存的全部數(shù)據(jù)利用所述重復異 常判斷單元431、 432和所述第3異常判斷單元433檢査是否有誤碼。因而， 具有能根據(jù)檢查時期進行特定檢查、劃分更新檢査、成批檢査從而減輕微處理 器的負擔的特征。所述微處理器IIOA對檢測出車載發(fā)動機的運轉(zhuǎn)狀態(tài)的車載傳感器群106、 107的動作狀態(tài)作出響應，至少對吸氣量控制單元或燃料噴射控制單元進行控 制。所述MRAM120A還包含成為常規(guī)運轉(zhuǎn)單元的控制程序和成為疏散運轉(zhuǎn)單 元的控制程序，并具有異常發(fā)生存儲單元140A。所述疏散運轉(zhuǎn)單元是執(zhí)行利用 所述吸氣量控制單元的吸氣量抑制或所述燃料噴射控制單元的供燃量抑制對 發(fā)動機轉(zhuǎn)速進行抑制的運轉(zhuǎn)控制的單元。所述異常發(fā)生存儲單元140A至少對所述重復異常判斷單元210b、 320b、 431、 432進行異常判斷作出響應，進行異常通知，并將所述常規(guī)運轉(zhuǎn)單元的常 規(guī)運轉(zhuǎn)模式選擇并切換到所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式。因而，具有的特征為即使MRAM發(fā)生異常，不能進行高度運轉(zhuǎn)控制，也 能進行所限定功能的疏散運轉(zhuǎn)，從而能維持車輛運行的安全性。所述MRAM120A還包含成為糾錯傳送單元427的控制程序，并且所述微處 理器IIOA具有存放成為疏散運轉(zhuǎn)單元的控制程序的非易失性后備存儲器 161A。所述糾錯傳送單元427是修復寫入單元，對所述重復異常判斷單元432作 異常判斷作出響應，將所述后備存儲器存放的疏散運轉(zhuǎn)程序通過所述帶糾錯碼 的寫入電路122對所述MARM120A的差錯發(fā)生地址進行蓋寫并加以保存。所述寫入禁止/解除單元150在所述糾錯傳送單元427作修復操作時，解 除所述寫入禁止功能。因而，具有的特征為能在MRAM的特定區(qū)域存放的疏散運轉(zhuǎn)控制程序發(fā) 生異常時，將后備存儲器的內(nèi)容傳送并寫入到所述MRAM，進行疏散運轉(zhuǎn)。所述微處理器110A同時使用監(jiān)視定時器130和異常發(fā)生存儲單元140A。該監(jiān)視定時器130是隨著所述微處理器IIOA產(chǎn)生的監(jiān)視清零信號WD1的 脈沖寬度超過規(guī)定值而產(chǎn)生復位脈沖信號RS1并對該微處理器IIOA進行初始 化，重新啟動的定時器電路。所述異常發(fā)生存儲單元140A對所述重復異常判斷單元210b、 320b、 431、 432判斷發(fā)生異常帶來的異常檢測信號ER1、 ER2和所述監(jiān)視定時器130的復 位脈沖信號RS1的發(fā)生作出響應，隨著產(chǎn)生1次脈沖信號或多次脈沖信號，至 少進行異常通知，而且是由從所述常規(guī)運轉(zhuǎn)單元的常規(guī)運轉(zhuǎn)模式選擇并切換到 所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式用的由觸發(fā)器電路或計數(shù)器電路構成的邏 輯電路，該邏輯電路中添加驅(qū)動停止單元142和存儲解除單元112A。所述驅(qū)動停止單元142是在確定發(fā)生異常且加以存儲時起作用，并禁止驅(qū) 動所述電負載中的一部分特定電負載的門電路。所述存儲解除單元112A是利用對電源開關102重新接通等人為操作作出響 應的復位脈沖信號，使所述異常發(fā)生存儲單元140A的異常存儲信號復原的單 元。因而，具有的特征為能在發(fā)生異常的原因是噪聲誤動造成的瞬時誤動的 情況下，利用重新接通電源開關恢復正常。實施方式2 (l)組成詳細說明下面，以與圖l的不同處為中心，說明示出本發(fā)明實施例裝置2的電路框 圖的圖5。各圖中相同的標號表示相同或相當?shù)牟糠?。圖5中，在電子控制裝置100B的外部，設置外部電源IOI、電源繼電器和 負載繼電器，并從后面闡述的微處理器IIOB連接通過第1輸出接口電路115a 進行供電驅(qū)動的第1電負載群105a、通過第2輸出接口電路115b進行供電驅(qū) 動的第2電負載群105b、通過輸入接口電路116輸入的開關傳感器群106、通 過模擬輸入接口電路117輸入的模擬傳感器群107、通過串行接口電路118連 接的外部工具108、以及作為異常發(fā)生存儲單元的從計數(shù)器電路140B的比較輸出端子OUT驅(qū)動的告警顯示器109。作為電子控制裝置100B的內(nèi)部組成，微處理器110B用總線與作為非易失 性存儲器的MRAM120B連接、且串聯(lián)協(xié)同工作的輔助CPU160。該CPU160 具有基于掩模ROM等的輔助程序存儲器161B。微處理器110B利用從電源繼電器輸出接點103b供電的控制電源單元111 產(chǎn)生的穩(wěn)定電壓進行工作，利用后面闡述的輸出允許信號OUTE，通過驅(qū)動電 路元件U3B對電源繼電器的勵磁線圈103a持續(xù)激勵。復位脈沖產(chǎn)生電路112B在接通電源開關102的時間點產(chǎn)生復位脈沖信號， 通過后面闡述的邏輯和元件131將微處理器110B初始化，或?qū)⒆鳛楹竺骊U述 的異常發(fā)生存儲單元的計數(shù)器電路140B初始化。將MRAM120B劃分成在從外部工具108傳送并寫入后以所述微處理器 IIOB運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和微處理器 IIOB運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放。MRAM120B還包含對來自微處理器110B的寫入指令信號作出響應并對指 定地址的存儲單元121寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路 122、對來自微處理器110B的讀出指令信號作出響應并從指定地址的存儲單元 121將保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、第l、第2差錯標記產(chǎn)生電路 124a和124b、設置在所述數(shù)據(jù)存儲區(qū)的第1、第2差錯寄存器125a和125b、 以及成為設置在所述程序存儲區(qū)的后面闡述的確認讀出單元和重復異常判斷 單元的控制程序，并且構成將來自微處理器UOB的寫入指令信號通過寫入禁 止/解除單元150，供給所述MRAM120B。再者，有第l差錯標記產(chǎn)生電路124a方便，但即使沒有該電路，通過確認 第1差錯寄存器125a的內(nèi)容也能知道是否發(fā)生第1差錯。同樣，有第2差錯標記產(chǎn)生電路124b方便，但即使沒有該電路，通過確認 第2差錯寄存器125b的內(nèi)容也能知道是否發(fā)生第2差錯。然而，實施方式2中，設置第l差錯標記產(chǎn)生電路124a或第l差錯寄存器 125a中的至少一方、第2差錯標記產(chǎn)生電路124b或第2差錯寄存器125b中的 至少一方、以及第1差錯寄存器125a或第2差錯寄存器125b中的至少一方， 并且共用當前值寄存器126將實施方式1中的第1、第2當前值寄存器126a、 126b集中為1個當前值寄存器。監(jiān)視定時器130監(jiān)視微處理器110A產(chǎn)生的作為脈沖串信號的監(jiān)視清零信號 WD1，并且監(jiān)視清零信號WD1的脈沖寬度超過閾值時產(chǎn)生復位脈沖信號RS1， 通過邏輯和元件131供給微處理器110A的復位輸入端子RST1，對微處理器 110A進行初始化、重新啟動。還將復位脈沖信號RS1通過邏輯和元件141A供給作為后面闡述的異常發(fā) 生存儲單元的計數(shù)器電路140A的計數(shù)輸入端UP。監(jiān)視定時器130在監(jiān)視清零信號WD1的脈沖寬度正常時，產(chǎn)生輸出允許信 號OUTE，可產(chǎn)生第l、第2輸出接口電路115a、 115b的輸出，并通過驅(qū)動電 路元件113B對電源繼電器的勵磁線圈103b進行自保持驅(qū)動。成為異常發(fā)生存儲單元的計數(shù)器電路140B對邏輯和元件141B的邏輯和輸 出信號的產(chǎn)生次數(shù)進行計數(shù)，在邏輯和元件141B的輸入端子連接微處理器 110B產(chǎn)生的第l、第2異常檢測信號ER1、 ER2和后面闡述的置位脈沖信號 RS2、監(jiān)視定時器130產(chǎn)生的復位脈沖信號RS1、以及輔助CPU160產(chǎn)生的異 常檢測信號ERS。將成為驅(qū)動停止單元的門電路142連接在微處理器UOB產(chǎn)生的負載供電指 令輸出DR2與翻轉(zhuǎn)驅(qū)動電路元件141之間，負載供電指^^輸出DR2為邏輯電 平"H"時，激勵負載電源繼電器的勵磁線圈104a，計數(shù)器電路140B的比較 輸出端子OUT的邏輯電平為"H"時，使勵磁線圈104a去激勵。這種異常確定狀態(tài)下，將模式切換指令信號LPH供給微處理器IIOB。輔助CPU160與成為主CPU的微處理器110B串聯(lián)，監(jiān)視微處理器110B的 工作狀態(tài)，在發(fā)生異常時產(chǎn)生異常檢測信號。關于作為輸入傳感器群的的部分開關傳感器106和部分模擬傳感器107，則 輸入到輔助CPU160側后，從輔助CPU160對微處理器110B串行發(fā)送。微處理器110B監(jiān)視輔助CPU160產(chǎn)生的脈沖串(即監(jiān)視清零信號WD2)的脈 沖寬度，該脈沖寬度超過閾值時，產(chǎn)生復位脈沖信號RS2，對輔助CPU160進
行初始化、重新啟動。在存放輔助CPU160的控制程序的輔助程序存儲器161B設置后備存儲區(qū)， 在該后備存儲區(qū)存放微處理器110B用的疏散運轉(zhuǎn)程序，并且作為存儲單元121 中重要的控制程序的疏散運轉(zhuǎn)程序發(fā)生異常時，將后備存儲區(qū)的內(nèi)容傳送到存 儲單元121。(2)作用動作詳細說明按圖5那樣構成的本發(fā)明實施例裝置2中，將電源開關102閉路時，電源 繼電器的輸出接點103b閉路，控制電源單元111受到外部電源101供電，產(chǎn) 生穩(wěn)定的控制電源電壓Vcc，由復位脈沖產(chǎn)生電路112B產(chǎn)生的復位脈沖信號 將微處理器IIOB和計數(shù)器電路140B初始化后，微處理器IIOB開始動作，使 微處理器IIOB產(chǎn)生監(jiān)視清零信號WD1。對MRAM120B存放控制程序前的首次供電時，根據(jù)MRAM120B中預先存 放的引導程序，從外部工具108通過串行接口電路118將控制程序傳送到 MRAM120B。由外部工具108寫入控制程序時，工具連接信號TOOL和最高端地址信號 A15的邏輯電平均為"H"，因而將微處理器110B的寫入指令信號WR作為寫 入指令輸入WRM原樣供給MRAM120B。另一方面，對MRAM120B存放控制程序后將電源開關102閉路時，進行微 處理器110B和計數(shù)器龜路140B的初始化后，微處理器110B開始動作，產(chǎn)生 監(jiān)視清零信號WD1，同時還產(chǎn)生負載供電指令輸出DR2，激勵負載電源繼電 器的勵磁線圈104a。此狀態(tài)下，工具連接信號TOOL為邏輯電平"L"，因而對最高端地址信號 A15的邏輯電平均為"H"的程序存儲區(qū)，即使寫入指令信號WR的邏輯電平 為"H"，也不將寫入指令信號WR供給MRAM120B。但是，對高端地址信號A15的邏輯電平均為"L"的數(shù)據(jù)存儲區(qū)，寫入指令 信號WR有效。后面闡述的改寫糾錯指令信號WRC與存儲區(qū)無關，總是有效。微處理器IIOB對從模擬傳感器群107得到的模擬信號的電壓電平、從開關 傳感器群106得到的通斷信號的動作狀態(tài)、輔助CPU160發(fā)送的部分輸入信號、
以及存放在MRAM120B的存儲單元121的輸入輸出控制程序作出響應，進行 驅(qū)動第l、第2電負載群105a、 105b的控制。微處理器IIOB運轉(zhuǎn)中因噪聲誤動而第1、第2異常檢測信號ER1、 ER2產(chǎn) 生異常檢測脈沖信號，或產(chǎn)生對輔助CPU的復位脈沖信號RS2，或監(jiān)視定時器 130產(chǎn)生復位脈沖信號RS1時，通過邏輯和元件141B對計數(shù)器電路140B的計 數(shù)輸入端子UP供給計數(shù)輸入信號，使計數(shù)器電路140B對異常發(fā)生次數(shù)進行計 數(shù)，在該次數(shù)超過規(guī)定值時，計數(shù)結束，使比較輸出端子OUT的邏輯電平為其結果，告警顯示器109啟動，并由門電路142切斷負載供電指令輸出DR2， 使負載電源繼電器的勵磁線圈104a去激勵，而且對微處理器IIOB供給模式切 換指令信號LPH。其結果，微處理器IIOB轉(zhuǎn)移到抑制發(fā)動機轉(zhuǎn)速的疏散運轉(zhuǎn)模式。 微處理器IIOB運轉(zhuǎn)中電源開關102開路時，由輸出允許信號OUTE和驅(qū)動 電路元件113B對勵磁線圈103a、 104a持續(xù)激勵，并且微處理器110B執(zhí)行學 習存儲信息等的確認保存后，自行停止監(jiān)視清零信號WD1，因而使勵磁線圈 103a去激勵。重新接通電源開關102時，微處理器110B和計數(shù)器電路140B由復位脈沖 產(chǎn)生電路112B加以初始化，所以計數(shù)器電路140B的計數(shù)結束為噪聲誤動的計 數(shù)時，恢復正常狀態(tài)。但是，因MRAM120B或其它硬件異常而產(chǎn)生第1、第2異常檢測信號ER1、 ER2或復位脈沖信號RS2或監(jiān)視定時器130的復位脈沖信號RS1或輔助 CPU160的異常檢測信號ERS時，計數(shù)器電路140B又對這些異常信號計數(shù)， 并迅速進行異常通知、負載電源繼電器停止等。接著，以與圖2、圖3、圖4的不同處為中心，說明用于說明圖5的裝置的 第1異常判斷所涉及的動作的流程圖(圖6)、用于說明其第2異常判斷所涉及的 動作的流程圖(圖7)、以及用于說明其檢查動作所涉及的動作的流程圖(圖8)。 圖6、圖7、圖8的動作除下文闡述的特定工序外，與圖2、圖3、圖4的動作 相同的工序僅將標號的200號段、300號段和400號段分別改為6號段、700 號段和800號段。圖6的工序605a、 605b、 612和圖7的工序705a、 705b、 712是共用累計 單元，在該共用累計單元605a、 605b、 612、 705a、 705b、 712進行對共用當前 值寄存器126的加減校正。因而，圖6的工序606a、 606b和圖7的工序706a、 706b中，判斷共用當 前值寄存器126的當前值是否超過規(guī)定閾值；圖6的工序609和圖7的工序 709a、 709b中，對共用當前值寄存器126傳送初始值。第1異常檢測信號ER1和第2異常檢測信號ER2不必特別加以區(qū)別，但為 了方便，分別表示。圖8的工序827相當于糾錯傳送單元，該糾錯傳送單元827是修復寫入單 元，對重復異常判斷單元832進行異常判斷作出響應，將存放在輔助程序存儲 器161B的后備存儲區(qū)的疏散運轉(zhuǎn)程序通過帶糾錯碼的寫入電路122蓋寫并保 存在MRAM120B的差錯發(fā)生地址。再者，具有輔助CPU160的實施方式2中， 可如實施方式1那樣分成第1、第2累計單元。作為異常發(fā)生存儲單元的計數(shù) 器電路140B可做成圖9所示那樣的觸發(fā)器電路140C。(3)其它實施方式說明按圖l、圖5那樣構成的本發(fā)明實施例裝置1、 2中，差錯發(fā)生狀態(tài)的累計 單元根據(jù)與是否有差錯發(fā)生無關的定期信息進行當前值寄存器的加法運算或 減法運算，但也可簡略地作由微處理器計數(shù)的加法計數(shù)器或減法計數(shù)器。例如，可隨著發(fā)生差錯使當前值寄存器作加法運算，并且計數(shù)的當前值一 超過規(guī)定的設定閾值就產(chǎn)生異常檢測輸出，利用對MRAM的讀出指令信號的 分頻信號或規(guī)定周期的時鐘信號將當前值初始化為零。也可隨著發(fā)生差錯使當前值寄存器作減法運算，并且計數(shù)的當前值一達到 零就產(chǎn)生異常檢測輸出，利用對MRAM的讀出指令信號的分頻信號或規(guī)定周 期的時鐘信號將當前值置零。實施方式l、 2的情況下，在MRAM產(chǎn)生的差錯標記被微處理器讀出的時 間點，被微處理器復原，但也可在規(guī)定時間后自動將其復原。實施方式l、 2中，可將第l、第2差錯標記FL1、 FL2連接到微處理器的 中斷輸入端子，并對發(fā)生差錯標記作出響應，進行第l、第2累計單元的累計 相加(或相減)，或進行初始化。實施方式l、 2的情況下，也可根據(jù)第3異常判斷對是否有誤碼作判斷的結 果，對差錯發(fā)生累計單元進行加法或減法處理。因而，能通過第3異常判斷單 元作異常判斷，立即通知異常，并利用再確認通知異常，避免導致混亂。(4)實施方式2的要點和特征本發(fā)明實施方式2的電子控制裝置100B，具有從外部電源101供電并根據(jù) 輸入傳感器群106、 107的工作狀況對電負載群105a、 105b進行驅(qū)動控制的微 處理器IIOB，從外部工具108對與該微處理器協(xié)同工作的非易失性程序存儲器 傳送并寫入含控制常數(shù)的控制程序。所述微處理器IIOB根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)120B中存放的控制程 序進行工作、并且將該MRAM劃分成在從所述外部工具108傳送并寫入后， 以所述微處理器110B運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存 儲區(qū)和所述微處理器110B運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進 行存放。所述MRAM120B還包含對來自所述微處理器110B的寫入指令信號作 出響應并對指定地址的存儲單元121寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼 的寫入電路122、對來自所述微處理器110B的讀出指令信號作出響應并從指定 地址的存儲單元121將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、設置在 所述數(shù)據(jù)存儲區(qū)的差錯寄存器125a、 125b、以及成為設置在所述程序存儲區(qū)的 確認讀出單元603b、 703b、 803b、 813b和重復異常判斷單元610b、 720b、 831、 832的控制程序，并且構成將來自所述微處理器110B的寫入指令信號通過寫入 禁止/解除單元150供給所述MRAM120B。所述差錯寄存器125a、 125b是特定地址存儲器，在所述存儲單元121保存 的數(shù)據(jù)有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯數(shù) 據(jù)是由所述微處理器IIOB加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或 通過依次讀出所述存儲單元121的各地址的內(nèi)容而在新地址有誤碼則存放依次 更新的差錯數(shù)據(jù)。
所述確認讀出單元603b、 703b、 803b、 813b是對所述差錯寄存器125a、 125b 存放的差錯數(shù)據(jù)作出響應、且將所述差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后再次訪問 差錯發(fā)生地址以再次讀出并確認所述差錯寄存器125a、 125b的內(nèi)容的單元。所述重復異常判斷單元610b、 720b、 831、 832是在所述確認讀出單元603b、 703b、 803b、 813b讀出的差錯寄存器125a、 125b的內(nèi)容包含相同的差錯數(shù)據(jù) 時判斷為同一地址的存儲器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元150對存放所述控制程序的所述MRAM120B的 程序存儲區(qū)禁止將所述微處理器110B的寫入指令信號供給所述MRAM120B， 并在處于連接外部工具108對所述MRAM120B寫入控制程序的狀態(tài)時，對所 述微處理器IIOB解除所述寫入禁止功能，在不連接外部工具108，打算進行所 述控制程序的修復寫入時，將所述寫入禁止功能作為例外加以解除。而且，對所述重復異常判斷單元610b、 720b、 831、 832判斷為異常時或進 行多次異常判斷時作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一 方的異常處理。所述MRAM120B還具有糾錯寫入單元608、 818。所述差錯寄存器是位于 第1特定地址的第1差錯寄存器125a，該第1差錯寄存器125a在指定地址的 所述存儲單元121的內(nèi)容可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù) 是所述譯碼讀出電路123譯碼并糾錯后的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為 第1差錯數(shù)據(jù)加以存放。所述確認讀出單元是第1確認讀出單元603b、 813b，該第l確認讀出單元 603b、 813b對所述第1差錯寄存器125a存放的第1差錯數(shù)據(jù)作出響應，在將 該第l差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，再次讀出并 確認所述第1差錯寄存器125a的內(nèi)容。所述糾錯寫入單元608、 818是修復寫入單元，該修復寫入單元對作為所述 第1確認讀出單元603b、 813b的讀出結果仍然在第1差錯寄存器125a存放第 1差錯數(shù)據(jù)作出響應，將通過所述譯碼讀出電路123讀出的差錯發(fā)生地址的保 存數(shù)據(jù)經(jīng)所述帶糾錯碼的寫入電路122對所述MRAM120B的差錯發(fā)生地址進 行蓋寫并加以保存。
所述重復異常判斷單元是第1重復異常判斷單元610b、 831，該第1重復異常判斷單元610b、 831在所述第1確認讀出單元603b、 813b進行讀出確認時 或所述糾錯寫入單元608、 818進行糾錯寫入后的讀出確認中所述第l差錯寄 存器125a的內(nèi)容再次包含相同的差錯數(shù)據(jù)時，判斷為同一地址的內(nèi)容連續(xù)異 常。所述寫入禁止/解除單元150在所述糾錯寫入單元608、818的修復操作時， 解除所述寫入禁止功能。所述MRAM120B除具有所述第1差錯寄存器125a外，還具有第1差錯標 記產(chǎn)生電路124a。所述第1差錯標記產(chǎn)生電路124a是邏輯電路，該邏輯電路在指定地址的所 述存儲單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所 述譯碼讀出電路123譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第l差錯標記 FL1。將所述第1差錯標記FL1連接到所述微處理器110B的中斷輸入端子，所述 第1確認讀出單元603b、 813b和所述糾錯寫入單元608、 818對發(fā)生該第1差 錯標記FL1作出響應并加以執(zhí)行，進行所述第1重復異常判斷單元610b、 831 的重復異常判斷，并在規(guī)定時間后自動將該第1差錯標記FL1復原、或由所述 微處理器IIOB將其復原。所述差錯寄存器是位于第2特定地址的第2差錯寄存器125b，該第2差錯 寄存器125b在指定地址的所述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的差 錯、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該 差錯的地址號作為第2差錯數(shù)據(jù)加以存放。所述確認讀出單元是第2確認讀出單元703b、 803b，該第2確認讀出單元 703b、 803b對所述第2差錯寄存器125b存放的第2差錯數(shù)據(jù)作出響應，在將 該第2差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，讀出并確認 所述第2差錯寄存器125b的內(nèi)容。所述重復異常判斷單元是第2重復異常判斷單元720b、 832，該第2重復異 常判斷單元720b、 832在所述第2確認讀出單元703b、 803b進行讀出確認時，
所述第2差錯寄存器125b的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判斷為同一 地址的內(nèi)容連續(xù)異常。所述MRAM120B除具有所述第2差錯寄存器125b外，還具有第2差錯標 記產(chǎn)生電路124b。所述第2差錯標記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所 述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2 差錯標記FL2。將所述第2差錯標記FL2連接到所述微處理器110B的中斷輸入端子，所述 第2確認讀出單元703b、 803b對發(fā)生該第2差錯標記FL2作出響應并加以執(zhí) 行，進行所述第2重復異常判斷單元720b、 832的重復異常判斷，并在規(guī)定時 間后自動將該第2差錯標記FL2復原、或由所述微處理器110B將其復原。所述MRAM120B具有所述第1差錯寄存器125a或第1差錯標記產(chǎn)生單元 124a的至少一方和所述第2差錯寄存器125b或第2差錯標記產(chǎn)生電路124b中 的至少一方，并具有包含響應第l差錯、第2差錯的發(fā)生地進行工作的第1、 第2零星發(fā)生異常判斷單元610a、 720a和異常發(fā)生存儲單元140B。所述差錯寄存器是位于第1特定地址的第1差錯寄存器125a，該第1差錯 寄存器125a在指定地址的所述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的差 錯、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該 差錯的地址號作為第1差錯數(shù)據(jù)加以存放。所述第1差錯標記產(chǎn)生電路124a 是邏輯電路，該邏輯電路在指定地址的所述存儲單元121的內(nèi)容可譯碼范圍的 位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路123譯碼并糾錯時， 產(chǎn)生作為二值化邏輯信息的第1差錯標記FL1。所述第1差錯是定期監(jiān)視并檢測出所述第1差錯寄存器125a是否存放第1 差錯數(shù)據(jù)、或是否發(fā)生所述第l差錯標記的涉及是否有差錯的定期信息。所述第2差錯寄存器125b是位于第2特定地址的寄存器，該第2特定地址 的寄存器在指定地址的所述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的差錯、 且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該差錯 的地址號作為第2差錯數(shù)據(jù)加以存放。所述第2差錯標記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2 差錯標記FL2。所述第2差錯是定期監(jiān)視并檢測出所述第2差錯寄存器125b是否存放第2 差錯數(shù)據(jù)、或是否發(fā)生所述第2差錯標記的涉及是否有差錯的定期信息。所述第l、第2零星發(fā)生異常判斷單元610a、 720a是在所述第1差錯和第 2差錯的發(fā)生頻度超過規(guī)定的閾值時產(chǎn)生第1、第2異常檢測信號ER1、 ER2的單元。所述異常發(fā)生存儲單元140B是對所述重復異常判斷單元610a、 720a進行 異常判斷作出響應并至少進行異常通知的單元。因而，具有能一起監(jiān)視混合發(fā)生的差錯從而提高控制的安全性的特征。所述第1、第2零星發(fā)生異常判斷單元610a、 720a包含共用累計單元605a、 612、 705a、 712和第1、第2零星發(fā)生異常檢測單元606a、 706a。所述共用累計單元605a、 612、 705a、 712具有共用當前值寄存器126，如 果發(fā)生所述第1差錯，就對該共用當前值寄存器126加上或減去第2增量值A 2，將所述第l差錯寄存器125a或所述差錯標記FLl復原或轉(zhuǎn)移疏散、并且如 果不發(fā)生第l差錯，則進行對共用當前值寄存器126的加減校正，以便減去或 加上第1增量值A1進行相互抵消；如果發(fā)生所述第2差錯就對該共用當前值 寄存器126加上或減去第5增量值A5，將所述第2差錯寄存器125b或所述第 2差錯標記FL復原或轉(zhuǎn)移疏散，并且如果不發(fā)生第2差錯，則進行對共用當前 值寄存器126的加減校正，以便減去或加上第4增量值A4進行相互抵消；所 述第l或第2差錯的非工作狀態(tài)繼續(xù)時，在規(guī)定的正常側臨界值，停止所述第 1或第4增量值A1、 A4的加減校正。所述第l、第2零星發(fā)生異常檢測單元610a、 720a根據(jù)所述第l、第2、第 4、第5增量值的累計，在所述共用當前值寄存器126的值為規(guī)定異常側臨界 值的范疇外時，產(chǎn)生第1或第2異常檢測信號ER1、 ER2。所述第2增量值A2
大于第1增量值A1，所述第5增量值A5大于第4增量值A4，而且將第2增 量值A2和第5增量值A5設定成作為小于所述異常側臨界值與正常側臨界值 之差的容許累計值的值。因而，具有的特征為能改變第l差錯和第2差錯的加權后，進行綜合計 算并單一地檢測出零星發(fā)生的異常。所述MRAM120B還包含成為第3異常判斷單元833的控制程序，并具有異 常發(fā)生存儲單元140B。所述第3異常判斷單元833依次讀出所述MRAM120B的規(guī)定期間區(qū)域的保 存數(shù)據(jù)，利用涉及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否有 誤碼。所述異常發(fā)生存儲單元140B對所述重復異常判斷單元610b、 720b、 831、 832進行異常判斷和所述第3異常判斷單元833進行異常判斷作出響應，至少 進行異常通知。所述MRAM120B還包含成為選擇運轉(zhuǎn)啟動檢查單元或定期檢查單元或停 止前檢査單元中的1個單元的檢查時期判斷單元801的控制程序。所述運轉(zhuǎn)啟 動檢查單元是特定檢査單元，在接通電源開關102后，對所述MRAM120B保 存的特定區(qū)域的主要數(shù)據(jù)利用所述重復異常判斷單元831、 832或所述第3異 常判斷單元833檢查是否有誤碼。所述定期檢查單元是劃分更新檢查單元，該劃分更新檢査單元在電源開關 102連續(xù)接通的狀態(tài)下，將所述MRAM120B保存的全部數(shù)據(jù)分成多個，對各 劃分數(shù)據(jù)利用所述重復異常判斷單元831、 832或所述第3異常判斷單元833 依次檢査是否有誤碼。所述停止前檢查單元是成批檢查單元，該成批檢査單元在切斷電源開關102 后的延遲恢復開關元件103b閉路期間，對所述MRAM120B保存的全部數(shù)據(jù)利 用所述重復異常判斷單元831、 832或所述第3異常判斷單元833檢査是否有 誤碼。所述微處理器120B對檢測出車載發(fā)動機的運轉(zhuǎn)狀態(tài)的車載傳感器群106、 107的動作狀態(tài)作出響應，至少對吸氣量控制單元或燃料噴射控制單元進行控制。所述MRAM120B還包含成為常規(guī)運轉(zhuǎn)單元的控制程序和成為疏散運轉(zhuǎn)單 元的控制程序，并具有異常發(fā)生存儲單元140B。所述疏散運轉(zhuǎn)單元是執(zhí)行利用 所述吸氣量控制單元的吸氣量抑制或所述燃料噴射控制單元的供燃量抑制對 發(fā)動機轉(zhuǎn)速進行抑制的運轉(zhuǎn)控制的單元。所述異常發(fā)生存儲單元140B至少對所述重復異常判斷單元610b、 720b、 831、 832進行異常判斷作出響應，進行異常通知，并將所述常規(guī)運轉(zhuǎn)單元的常 規(guī)運轉(zhuǎn)模式選擇并切換到所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式。所述MRAM120B還包含成為糾錯傳送單元827的控制程序，并且所述微處 理器110B具有存放成為疏散運轉(zhuǎn)單元的控制程序的非易失性后備存儲器 161B。所述糾錯傳送單元827是修復寫入單元，該修復寫入單元對所述重復異常 判斷單元832作異常判斷作出響應，將所述后備存儲器161B存放的疏散運轉(zhuǎn) 程序通過所述帶糾錯碼的寫入電路122對所述MARM120B的差錯發(fā)生地址進 行蓋寫并加以保存。所述寫入禁止/解除單元150在所述糾錯傳送單元827作修復操作時，解 除所述寫入禁止功能。將所述微處理器120B與輔助CPU160串聯(lián)。該輔助CPU160是與非易失性 輔助程序存儲器161協(xié)同工作并與所述微處理器120B之間進行監(jiān)控信號聯(lián)絡 的后備存儲器。所述輔助程序存儲器161包含存放成為所述疏散運轉(zhuǎn)單元的控制程序的非 易失性后備存儲器。因而，具有的特征為能用輔助程序存儲器的部分區(qū)域保存疏散運轉(zhuǎn)用的 控制程序，不需要額外的后備存儲器。所述微處理器110B同時使用監(jiān)視定時器130和異常發(fā)生存儲單元140B。該監(jiān)視定時器130是隨著所述微處理器110B產(chǎn)生的監(jiān)視清零信號WD1的 脈沖寬度超過規(guī)定值而產(chǎn)生復位脈沖信號RS1，并對該微處理器IIOB進行初 始化、重新啟動的定時器電路。
所述異常發(fā)生存儲單元140B對所述重復異常判斷單元610b、 720b、 831、 832判斷發(fā)生異常帶來的異常檢測信號ER1、 ER2和所述監(jiān)視定時器130的復 位脈沖信號RS1的發(fā)生作出響應，隨著產(chǎn)生1次脈沖信號或多次脈沖信號，至 少進行異常通知，而且是由從所述常規(guī)運轉(zhuǎn)單元的常規(guī)運轉(zhuǎn)模式選擇并切換到 所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式用的由觸發(fā)器電路或計數(shù)器電路構成的邏 輯電路，該邏輯電路中添加驅(qū)動停止單元142和存儲解除單元112B。所述驅(qū)動停止單元142是在確定發(fā)生異常且加以存儲時起作用，并禁止驅(qū) 動所述電負載中的一部分特定電負載的門電路。所述存儲解除單元112B是利用對電源開關102重新接通等人為操作作出響 應的復位脈沖信號，使所述異常發(fā)生存儲單元140B的異常存儲信號復原的單 元。實施方式3 (l)組成詳細說明下面，以與圖l的不同處為中心，說明示出本發(fā)明實施例裝置3的電路框 圖的圖9。各圖中相同的標號表示相同的部分。圖5中，在電子控制裝置IOOC的外部，設置外部電源IOI、電源繼電器和 負載繼電器，并從后面闡述的微處理器IIOC連接通過第1輸出接口電路115a 進行供電驅(qū)動的第1電負載群105a、通過第2輸出接口電路115b進行供電驅(qū) 動的第2電負載群105b、通過輸入接口電路116輸入的開關傳感器群106、通 過模擬輸入接口電路117輸入的模擬傳感器群107、通過串行接口電路118連 接的外部工具108、以及作為異常發(fā)生存儲單元的從觸發(fā)器電路140C的置位輸 出端子驅(qū)動的告警顯示器109。作為電子控制裝置IOOC的內(nèi)部組成，微處理器IIOC用總線與作為非易失 性存儲器的MRAM120C連接。微處理器110C利用從電源繼電器輸出接點103b供電的控制電源單元111 產(chǎn)生的穩(wěn)定電壓進行工作，利用供電保持指令輸出DR1，通過驅(qū)動電路元件 113A對電源繼電器的勵磁線圈103a持續(xù)激勵。復位脈沖產(chǎn)生電路112C在接
通電源開關102的時間點產(chǎn)生復位脈沖信號，通過后面闡述的邏輯和元件131將微處理器110C初始化，或?qū)⒆鳛楹竺骊U述的異常發(fā)生存儲單元的觸發(fā)器電 路140C復位。將MRAM120C劃分成在從外部工具108傳送并寫入后以所述微處理器 IIOB運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和微處理器 IIOB運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放。MRAM120C還包含對來自微處理器110C的寫入指令信號作出響應并對指 定地址的存儲單元121寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路 122、對來自微處理器IIOC的讀出指令信號作出響應并從指定地址的存儲單元 121將保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、第l、第2差錯標記產(chǎn)生電路 124aa和124bb、設置在所述數(shù)據(jù)存儲區(qū)的第1、第2差錯寄存器125aa和125bb、 以及成為設置在所述程序存儲區(qū)的后面闡述的確認讀出單元和重復異常判斷 單元的控制程序，并且構成將來自微處理器IIOC的寫入指令信號通過寫入禁 止/解除單元1410供給所述MRAM120C。第1差錯標記產(chǎn)生電路124aa是邏輯電路，該邏輯電路在指定地址的所述 存儲單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述 譯碼讀出電路譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第1差錯標記FLll。 但是，第2差錯標記FL11根據(jù)MRAM120C的每一訪問地址是否發(fā)生差錯，其 工作狀態(tài)變化。第2差錯標記產(chǎn)生電路124bb是邏輯電路，該邏輯電路在指定地址的所述 存儲單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述 譯碼讀出電路譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第2差錯標記FL22。 但是，第2差錯標記FL22根據(jù)每次訪問MRAM120C是否發(fā)生差錯，其工作狀 態(tài)變化。監(jiān)視定時器130監(jiān)視微處理器110C產(chǎn)生的作為脈沖串信號的監(jiān)視清零信號 WD1，并且監(jiān)視清零信號WD1的脈沖寬度超過閾值時產(chǎn)生復位脈沖信號RS1， 通過邏輯和元件131供給微處理器110C的復位輸入端子RST1，對微處理器 IIOC進行初始化、重新啟動。
還將復位脈沖信號RS1通過邏輯和元件141C，供給作為后面闡述的異常發(fā)生存儲單元的觸發(fā)器電路140C的置位輸入端。監(jiān)視定時器130在監(jiān)視清零信號WD1的脈沖寬度正常時，產(chǎn)生輸出允許信 號OUTE，可產(chǎn)生第l、第2輸出接口電路115a、 115b的輸出。成為異常發(fā)生存儲單元的觸發(fā)器電路140C被邏輯和元件141C的邏輯和輸 出信號置位，在邏輯和元件141C的輸入端子連接微處理器110C產(chǎn)生的第1、 第2異常檢測信號ER1、 ER2和監(jiān)視定時器130產(chǎn)生的復位脈沖信號RS1。將成為驅(qū)動停止單元的門電路142連接在微處理器UOC產(chǎn)生的負載供電指 令輸出DR2與翻轉(zhuǎn)驅(qū)動電路元件141之間，負載供電指令輸出DR2為邏輯電 平"H"時，激勵負載電源繼電器的勵磁線圈104a，觸發(fā)器電路140C的置位 輸出端子的邏輯電平為"H"時，使勵磁線圈104a去激勵。這種異常確定狀態(tài)下，將模式切換指令信號LPH供給微處理器IIOC。由硬件構成的異常計數(shù)電路170對第1差錯標記FLll的發(fā)生次數(shù)進行加法 運算或減法運算，利用微處理器IIOC供給的讀出指令信號的分頻信號DNP進 行該運算。該異常計數(shù)電路170在接通電源時，利用復位脈沖產(chǎn)生電路112C 產(chǎn)生的復位脈沖信號或微處理器110C產(chǎn)生的清零信號CL1初始化成例如當前 值為零，并且異常計數(shù)電路170的當前值達到規(guī)定極限閾值時，產(chǎn)生計數(shù)結束 輸出EP1，輸入到微處理器110C。由硬件構成的異常計數(shù)電路180對第2差錯標記FL22的發(fā)生次數(shù)進行加法 運算或減法運算，利用微處理器110C供給的讀出指令信號的分頻信號DNP進 行該運算。該異常計數(shù)電路180在接通電源時，利用復位脈沖產(chǎn)生電路112C 產(chǎn)生的復位脈沖信號或微處理器110C產(chǎn)生的清零信號CL2初始化成例如當前 值為零，并且異常計數(shù)電路180的當前值達到規(guī)定極限閾值時，產(chǎn)生計數(shù)結束 輸出EP2，輸入到微處理器110C。微處理器IIOC對輸入計數(shù)結束輸出EP1、 EP2作出響應，產(chǎn)生第l、第2 異常檢測信號ER1、 ER2，并產(chǎn)生第l、第2清零信號CL1、 CL2，將異常計數(shù) 電路170、 180初始化。(2)作用動作詳細說明 按圖9那樣構成的本發(fā)明實施例裝置3中，將電源開關102閉路時，電源繼電器的輸出接點103b閉路，控制電源單元111受到外部電源101供電，產(chǎn) 生穩(wěn)定的控制電源電壓Vcc，由復位脈沖產(chǎn)生電路112B產(chǎn)生的復位脈沖信號 將微處理器IIOC和計數(shù)器電路140C初始化后，微處理器IIOC開始動作，使 微處理器IIOB產(chǎn)生監(jiān)視清零信號WD1。對MRAM120C存放控制程序前的首次供電時，根據(jù)MRAM120C中預先存 放的引導程序，從外部工具108通過串行接口電路118將控制程序傳送到 MRAM120C。由外部工具108寫入控制程序時，工具連接信號TOOL和最高端 地址信號A15的邏輯電平均為"H"，因而將微處理器110C的寫入指令信號 WR作為寫入指令輸入WRM原樣供給MRAM120C。另一方面，對MRAM120C存放控制程序后將電源開關102閉路時，進行微 處理器110C、觸發(fā)器電路140C和異常計數(shù)電路170、 180的初始化后，微處 理器110C開始動作，產(chǎn)生監(jiān)視清零信號WD1，同時還產(chǎn)生供電保持指令輸出 DR1和負載供電指令輸出DR2，激勵負載電源繼電器的勵磁線圈104a。此狀態(tài)下，工具連接信號TOOL為邏輯電平"L"，因而對最高端地址信號 A15的邏輯電平均為"H"的程序存儲區(qū)，即使寫入指令信號WR的邏輯電平 為"H"，也不將寫入指令信號WR供給MRAM120C。但是，對高端地址信號A15的邏輯電平均為"L"的數(shù)據(jù)存儲區(qū)，寫入指令 信號WR有效。后面闡述的改寫糾錯指令信號WRC與存儲區(qū)無關，總是有效。 微處理器IIOC對從模擬傳感器群107得到的模擬信號的電壓電平、從開關 傳感器群106得到的通斷信號的動作狀態(tài)、以及存放在MRAM120C的存儲單 元121的輸入輸出控制程序作出響應，進行驅(qū)動第1、第2電負載群105a、 105b 的控制。微處理器IIOC運轉(zhuǎn)中因噪聲誤動而第1、第2異常檢測信號ER1、 ER2產(chǎn) 生異常檢測脈沖信號，或監(jiān)視定時器130產(chǎn)生復位脈沖信號RS1時，通過邏輯 和元件141C對觸發(fā)器電路140C的置位輸入端子供給計數(shù)輸入信號，使觸發(fā)器 電路140C存儲異常發(fā)生狀態(tài)，并使置位輸出端子的邏輯電平為"H"。
其結果，告警顯示器109啟動，并由門電路142切斷負載供電指令輸出DR2， 使負載電源繼電器的勵磁線圈104a去激勵，而且對微處理器IIOC供給模式切 換指令信號LPH。因而，微處理器IIOC轉(zhuǎn)移到抑制發(fā)動機轉(zhuǎn)速的疏散運轉(zhuǎn)模 式。
微處理器110C運轉(zhuǎn)中電源開關102開路時，由供電保持指令輸出DR1和 驅(qū)動電路元件113A對勵磁線圈103a、 104a持續(xù)激勵，并且微處理器110C執(zhí) 行學習存儲信息等的確認保存后，自行停止監(jiān)視清零信號WD1，因而使勵磁線 圈103a去激勵。
重新接通電源開關102時，微處理器IIOC和觸發(fā)器電路140C由復位脈沖 產(chǎn)生電路112C加以初始化，所以觸發(fā)器電路140C的異常存儲為噪聲誤動時， 恢復正常運轉(zhuǎn)狀態(tài)。
但是，因MRAM120C或其它硬件異常而產(chǎn)生第1、第2異常檢測信號ER1、 ER2或監(jiān)視定時器130的復位脈沖信號RS1時，觸發(fā)器電路140C又對這些異 常信號計數(shù)，并迅速進行異常通知、負載電源繼電器停止等。
異常計數(shù)電路170、 180對每一MRAM120C的讀出定時，如果發(fā)生第1或 第2差錯則進行1位計數(shù)的遞增，并且例如每100次讀出指令信號進行1次減 法處理，將當前值限制成大于零。
異常計數(shù)電路170、180的當前值為例如10或4時，產(chǎn)生計數(shù)結束輸出EP1、 EP2。
因而，異常計數(shù)電路170對IOO次讀出產(chǎn)生IO次零星發(fā)生的異常時，產(chǎn)生 計數(shù)結束輸出EP1，并且異常計數(shù)電路180對100次讀出產(chǎn)生4次零星發(fā)生的 異常時，產(chǎn)生計數(shù)結束輸出EP2。
接著，說明用于說明圖9的裝置的第1異常判斷所涉及的動作的流程圖的 圖10。
說明微處理器110C的動作的流程圖的圖IOA中，工序1000是微處理器 110C開始進行MRAM120C的異常判斷動作的步驟，接著的工序1001的步驟 根據(jù)后面闡述的工序1002中初始標記是否置位判斷是否首次動作，如果是首 次動作，進行"是"的判斷后轉(zhuǎn)移到工序1002，不是首次動作則進行"否"的
判斷后，轉(zhuǎn)移到工序1003。工序1002的步驟將上述第1、第2差錯標記產(chǎn)生電路124aa、 124bb或第1、 第2差錯寄存器125a、 125b或第l、第2異常計數(shù)電路170、 180的當前值初 始化，并使未圖示的初始標記置位。該初始標記在接通電源開關102的時間點 被復原。工序1003的步驟判斷是否讀出第1差錯寄存器125a的內(nèi)容的定時，如果 是讀出時期，進行"是"的判斷后，轉(zhuǎn)移到工序1003a，不是讀出時期則進行"否"的判斷后通過中繼端子4A轉(zhuǎn)移到圖ll(A)的工序lllla。利用未圖示的 定時器進行測量，判斷是否讀出時期，按例如約10毫秒(ms)中1次的比率進行"是"的判斷。工序1003a的步驟讀出第1差錯寄存器125a的內(nèi)容，蓋寫并保存在后面闡 述的暫時寄存器(未圖示)，并將第l差錯寄存器125a的內(nèi)容復原。接著的工序1004a的步驟根據(jù)工序1003a讀出的暫時寄存器的內(nèi)容是否第1 差錯發(fā)生狀態(tài)，在發(fā)生第l差錯時進行"是"的判斷后轉(zhuǎn)移到工序1007a，非 發(fā)生第1差錯則進行"否"的判斷后通過中繼端子IIB轉(zhuǎn)移到圖ll(A)的工序 lllla。第1差錯是可編碼糾錯的差錯，在第1差錯寄存器125a的內(nèi)容為存儲單元 121的地址時，判斷為發(fā)生第1差錯。工序1007a的步驟指定差錯發(fā)生地址并讀出其內(nèi)容，但差錯發(fā)生地址是步 驟1003a中檢測出的地址。工序1007a后接著執(zhí)行的工序1003b的步驟讀出第1差錯寄存器125a的內(nèi) 容，蓋寫在未圖示的暫時寄存器上，并使第1差錯寄存器125a的內(nèi)容復原。接著的工序1004b的步驟根據(jù)工序1003b讀出的暫時寄存器的內(nèi)容是否第1 差錯發(fā)生狀態(tài)，在發(fā)生第l差錯時進行"是"的判斷后轉(zhuǎn)移到工序1007b，非 發(fā)生第l差錯則進行"否"的判斷后通過中繼端子IIB轉(zhuǎn)移到圖ll(A)的工序 lllla。工序1007b的步驟指定差錯發(fā)生地址并讀出其內(nèi)容，但差錯發(fā)生地址是步 驟1003b中檢測出的地址。
后續(xù)的工序1008的步驟將工序1007b中讀出的譯碼數(shù)據(jù)通過帶糾錯碼的寫 入電路122進行修復寫入。工序1008后接著執(zhí)行的工序1009a中，產(chǎn)生第1異常檢測信號ER1的脈沖， 并將第1差錯寄存器125a的內(nèi)容復原，產(chǎn)生清零信號CL1，使異常計數(shù)電路 170復原后，經(jīng)中繼端子IIA轉(zhuǎn)移到圖ll(A)的工序H03a。用于說明等效表現(xiàn)異常計數(shù)電路170的計數(shù)動作的動作的流程圖的圖10(B) 中，工序1010是開始進行異常計數(shù)電路170的動作的步驟。后續(xù)的工序1011 的步驟判斷清零信號CL1的邏輯電平，如果是邏輯電平"H"就進行"是"的 判斷后轉(zhuǎn)移到工序1012，是"L"電平則進行"否"的判斷后轉(zhuǎn)移到工序1013。 工序1012的步驟將異常計數(shù)電路170的當前值置零后，轉(zhuǎn)移到工序1013。后 續(xù)的工序1013的步驟判斷第1差錯標記FLll的邏輯電平，如果是邏輯電平"H" 就進行"是"的判斷后轉(zhuǎn)移到工序1015a，是邏輯電平"L"則進行"否"的判 斷后轉(zhuǎn)移到工序1014。工序1014的步驟判斷微處理器110C產(chǎn)生的分頻信號DNP的邏輯電平，如 果是邏輯電平"H"就進行"是"的判斷后轉(zhuǎn)移到工序1015b，是邏輯電平"L" 則進行"否"的判斷后返回工序1011。工序1015a的步驟對異常計數(shù)電路170的當前值加1。工序1015b的步驟從 異常計數(shù)電路170的當前值減去1。由工序1015a和工序1015b構成的工序塊1015為第1累計單元。工序1015a或工序1015b后接著執(zhí)行的工序1016判斷異常計數(shù)電路170的 當前值是否超過"10"，如果未超過就進行"否"的判斷后返回工序1011，超 過則進行"是"的判斷后轉(zhuǎn)移到工序1017。工序1017中，產(chǎn)生計數(shù)結束輸出EP1后，返回工序1011。工序塊1010a是成為由工序1011至工序1017構成的第1零星發(fā)生異常判 斷單元的工序群，工序塊1010b是成為由工序1003b、 1004b構成的第l重復 異常判斷單元工序群。工序塊1010a中，檢測出在非特定的多個地址發(fā)生的第1差錯的發(fā)生頻度， 并判斷為發(fā)生第1零星發(fā)生異常，而工序塊1010b中，根據(jù)對工序1007a指定 的正在發(fā)生異常的特定地址的再確認動作，判斷發(fā)生第l重復異常。概括說明上述流程圖。工序1015相當于第1加減運算電路，該第l加減運算電路1015是由硬件構成的異常計數(shù)電路170，對MRAM120C產(chǎn)生的第1差 錯標記FLll的發(fā)生次數(shù)進行加法(或減法)運算，并根據(jù)微處理器IIOC供給的 讀出指令信號的分頻信號DNP進行減法(或加法)運算。工序1016相當于第1零星發(fā)生異常檢測單元，該第1零星發(fā)生異常檢測單 元1016根據(jù)異常計數(shù)電路170的當前值超過規(guī)定的設定閾值，產(chǎn)生成為第1 異常檢測信號的計數(shù)結束輸出EP1。因而，由于噪聲誤動等而零星發(fā)生第1差錯時，不立即產(chǎn)生計數(shù)結束輸出 EP1;由于硬件異常而連續(xù)發(fā)生第1差錯時，迅速產(chǎn)生計數(shù)結束輸出EP1。工序1010a是包含第1累計單元1015和第1零星發(fā)生異常檢測單元1016 的第l零星發(fā)生異常判斷單元。工序1003b相當于第1確認讀出單元，該第1確認讀出單元1003b對第1 差錯寄存器125a存放第1差錯數(shù)據(jù)作出響應，將該第1差錯數(shù)據(jù)復原(利用工 序1003a)后，再次訪問差錯發(fā)生地址(利用工序1007a)，再次讀出并確認第1 差錯寄存器125a的內(nèi)容。工序1008相當于糾錯寫入單元，該糾錯寫入單元1008為修復寫入單元， 對作為第1確認讀出單元1003b的讀出結果仍然在第1差錯寄存器125a存放第 1差錯數(shù)據(jù)作出響應，將通過譯碼讀出電路123讀出的差錯發(fā)生地址的保存數(shù) 據(jù)經(jīng)帶糾錯碼的寫入電路122，蓋寫在MRAM120C的差錯發(fā)生地址上加以保 存。工序塊1010b相當于第1重復異常判斷單元，該第1重復異常判斷單元1010b 在確認讀出單元1003b讀出的第l差錯寄存器125a的內(nèi)容包含相同的差錯標記 時，判斷為同一地址的存儲器內(nèi)容連續(xù)異常。接著說明用于說明圖9的裝置的第2異常判斷所涉及的流程圖的圖11。 說明微處理器110C的動作的流程圖的圖ll(A)中，后續(xù)于圖IO(A)的中繼 端子IIA執(zhí)行的工序1103a的步驟讀出第2差錯寄存器125b的內(nèi)容，蓋寫并 保存在后寫優(yōu)先的暫時寄存器(未圖示)，并使第2差錯寄存器125b的內(nèi)容復原。
后續(xù)的工序1004a的步驟根據(jù)工序1103a中讀出的暫時寄存器的內(nèi)容是否 第2差錯發(fā)生狀態(tài)，在發(fā)生第2差錯時進行"是"的判斷后轉(zhuǎn)移到工序1107a， 不發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序lllla。第2差錯是不可編碼糾錯的差錯，在第2差錯寄存器125b的內(nèi)容為存儲單 元121的地址時，判斷為發(fā)生第2差錯。工序1107a的步驟指定差錯發(fā)生地址并讀出其內(nèi)容，但差錯發(fā)生地址是步 驟1103a中檢測出的地址。工序1107a后接著執(zhí)行的工序1103b的步驟讀出第2差錯寄存器125b的內(nèi) 容，蓋寫在未圖示的暫時寄存器上，并使第2差錯寄存器125b的內(nèi)容復原。接著的工序1104b的步驟根據(jù)工序1103b讀出的暫時寄存器的內(nèi)容是否第2 差錯發(fā)生狀態(tài)，在發(fā)生第2差錯時進行"是"的判斷后轉(zhuǎn)移到工序1109b，非 發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到步驟lllla。工序110%中，產(chǎn)生第2異常檢測信號ER2的脈沖，將第2差錯寄存器125b 的內(nèi)容復原，并產(chǎn)生清零信號CL2，將異常計數(shù)電路180復原后，經(jīng)中繼端子 12A轉(zhuǎn)移到圖12(A)的工序1240。在圖10的工序1003、工序1004a、工序1004b、圖11的工序1104a、工序 1104b的判斷均為"否"從而不是異常檢查時期時或異常檢查結果正常時執(zhí)行 的工序lllla的步驟判斷異常計數(shù)電路170的計數(shù)結束輸出EP1的邏輯電平， 如果非計數(shù)結束就進行"否"的判斷后轉(zhuǎn)移到工序llllb，是計數(shù)結束則進行 "是"的判斷后轉(zhuǎn)移到工序1112a。工序1112a產(chǎn)生第l異常檢測信號ERl，并產(chǎn)生清零信號CL1，將異常計 數(shù)電路170復原后，經(jīng)中繼端子12A轉(zhuǎn)移到圖12(A)的工序1240。工序llllb的步驟判斷異常計數(shù)電路180的計數(shù)結束輸出EP2的邏輯電平， 如果非計數(shù)結束就進行"否"的判斷后經(jīng)中繼端子12A轉(zhuǎn)移到圖12(A)的工序 1240，是計數(shù)結束則進行"是"的判斷后轉(zhuǎn)移到工序1112b。工序1112b產(chǎn)生第2異常檢測信號ER2，并產(chǎn)生清零信號CL2，將異常計 數(shù)電路180復原后，經(jīng)中繼端子12A轉(zhuǎn)移到圖12(A)的工序1240。用于說明等效表現(xiàn)異常計數(shù)電路180的計數(shù)動作的動作的流程圖的圖11(B)
中，工序1110是開始進行異常計數(shù)電路180的動作的步驟。后續(xù)的工序llll的步驟判斷清零信號CL2的邏輯電平，如果是邏輯電平"H"就進行"是"的 判斷后轉(zhuǎn)移到工序1112，是"L"電平則進行"否"的判斷后轉(zhuǎn)移到工序1113。 工序1112的步驟將異常計數(shù)電路180的當前值置零后，轉(zhuǎn)移到工序1113。后 續(xù)的工序1113的步驟判斷第2差錯標記FL22的邏輯電平，如果是邏輯電平"H" 就進行"是"的判斷后轉(zhuǎn)移到工序1115a，是邏輯電平"L"則進行"否"的判 斷后轉(zhuǎn)移到工序1114。工序1114的步驟判斷微處理器110C產(chǎn)生的分頻信號DNP的邏輯電平，如 果是邏輯電平"H"就進行"是"的判斷后轉(zhuǎn)移到工序1115b，是邏輯電平"L" 則進行"否"的判斷后返回工序1111。工序1115a的步驟對異常計數(shù)電路180的當前值加1。工序1115b的步驟從 異常計數(shù)電路180的當前值減去1。由工序1115a和工序1115b構成的工序塊1115為第2累計單元。工序1115a或工序1115b后接著執(zhí)行的工序1116判斷異常計數(shù)電路180的 當前值是否超過"4"，如果未超過就進行"否"的判斷后返回工序1111，超 過則進行"是"的判斷后轉(zhuǎn)移到工序1117。工序1117中，產(chǎn)生計數(shù)結束輸出EP2后，返回工序llll。工序塊1120a是成為由工序1111至工序1117構成的第2零星發(fā)生異常判 斷單元的工序群，工序塊1120b是成為由工序1103b、 1104b構成的第2重復 異常判斷單元的工序群。工序塊1120a中，檢測出在非特定的多個地址發(fā)生的第2差錯的發(fā)生頻度， 并判斷發(fā)生第1零星發(fā)生異常，而工序塊1120b中，根據(jù)對工序1107a指定的 正在發(fā)生異常的特定地址的再確認動作，判斷發(fā)生第2重復異常。概括說明上述流程圖。工序1115相當于第2加減運算電路，該第2加減運 算電路1115是由硬件構成的異常計數(shù)電路180，對MRAM120C產(chǎn)生的第2差 錯標記FL22的發(fā)生次數(shù)進行加法(或減法)運算，并根據(jù)微處理器110C供給的 讀出指令信號的分頻信號DNP進行減法(或加法)運算。工序1116相當于第2零星發(fā)生異常檢測單元，該第2零星發(fā)生異常檢測單
元1116根據(jù)異常計數(shù)電路180的當前值超過規(guī)定的設定閾值，產(chǎn)生成為第2異常檢測信號的計數(shù)結束輸出EP2。因而，由于噪聲誤動等而零星發(fā)生第2差錯時，不立即產(chǎn)生計數(shù)結束輸出 EP2;由于硬件異常而連續(xù)發(fā)生第2差錯時，迅速產(chǎn)生計數(shù)結束輸出EP2。工序1120a是包含第2累計單元1115和第2零星發(fā)生異常檢測單元1116 的第2零星發(fā)生異常判斷單元。工序1103b相當于第2確認讀出單元，該第2確認讀出單元1103b對第2 差錯寄存器125b存放第2差錯數(shù)據(jù)作出響應，將該第2差錯數(shù)據(jù)復原(利用工 序1103a)后，再次訪問差錯發(fā)生地址(利用工序1107a)，再次讀出并確認第2 差錯寄存器125b的內(nèi)容。工序塊1120b相當于第2重復異常判斷單元，該第2重復異常判斷單元1120b 在確認讀出單元1103b讀出的第2差錯寄存器125b的內(nèi)容包含相同的差錯標 記時，判斷為同一地址的存儲器內(nèi)容連續(xù)異常。接著，說明用于說明圖9的裝置的檢查動作所涉及的流程圖的圖12、圖13。作為前半部分檢查動作流程圖的圖12中，后續(xù)于上述工序1109、 1112a、 1112b、 llllb執(zhí)行的工序塊1210是工序群，其中判斷是否異常檢査時期，不 是異常檢査時期則進行"否"的判斷后轉(zhuǎn)移到動作結束工序1220，是異常檢查 時期就選擇異常檢查區(qū)后轉(zhuǎn)移到工序1202。工序塊1201中，工序1240的步驟判斷是否緊接在將電源開關102閉路之 后，如果是從斷變化到通之后，進行"是"的判斷后轉(zhuǎn)移到工序1211;如果已 閉路或已開路就轉(zhuǎn)移到工序1242。工序1241的步驟選擇成為檢查運轉(zhuǎn)啟動的 對象的特定檢查區(qū)。該特定檢查區(qū)選擇安全上重要的程序區(qū)，例如疏散運轉(zhuǎn)控 制程序。工序1242的步驟判斷電源開關102是否閉路，閉路則進行"是"的判斷后 轉(zhuǎn)移到工序1243，非閉路就進行"否"的判斷后轉(zhuǎn)移到工序1244。工序1242 進行"否"的判斷的狀態(tài)是將暫時閉路的電源開關103開路并由延遲恢復開關 元件103b持續(xù)供電的狀態(tài)。工序1243的步驟判斷是否定期檢査時期，如果是定期檢査時期就進行"是"
的判斷后轉(zhuǎn)移到工序444，不是定期檢査時期則進行"否"的判斷后轉(zhuǎn)移到動作結束工序420。該工序443實質(zhì)上定期地進行"是"的判斷。工序1244的步驟選擇并更新成為定期檢查或停止前檢査的對象的劃分檢查 區(qū)，其中在定期檢查時，根據(jù)后面闡述的工序1326進行區(qū)域更新完的判斷， 轉(zhuǎn)移到動作結束工序1220 —下，并且在又激活動作啟動工序1000后的工序 1244中，更新并選擇劃分成多個的劃分檢查區(qū)。將電源開關102開路的停止前檢查的情況下，根據(jù)后面闡述的工序1326進 行區(qū)域更新未完的判斷，通過中繼端子12B返回工序1244，繼續(xù)更新并選擇劃 分成多個的劃分檢査區(qū)。工序1241或工序1244后接著執(zhí)行的工序1202的步驟在成為檢査對象的 MRAM120C的地址區(qū)，指定存儲單元121的地址，試讀出存儲內(nèi)容。后續(xù)的工序1203a的步驟讀出第2差錯寄存器125b的內(nèi)容，存放到未圖示 的暫時寄存器，并將第2差錯寄存器125b的內(nèi)容復原。后續(xù)的工序1204a的步 驟根據(jù)工序1203a讀出的暫時寄存器的內(nèi)容是否發(fā)生第2差錯的狀態(tài)，在發(fā)生 第2差錯時進行"是"的判斷后轉(zhuǎn)移到工序1207a，如果未發(fā)生第2差錯則進 行"否"的判斷后轉(zhuǎn)移到工序1213a。工序1207a的步驟指定差錯發(fā)生地址并讀出其內(nèi)容，其中該差錯發(fā)生地址 是工序1203b讀出的地址。后續(xù)于工序1207a執(zhí)行的工序1203b的步驟讀出第2差錯寄存器125b的內(nèi) 容，存放到未圖示的暫時寄存器，并將第2差錯寄存器125b的內(nèi)容復原。接著的工序1204b的步驟根據(jù)工序1203b讀出的暫時寄存器的內(nèi)容是否第2 差錯發(fā)生狀態(tài)，在發(fā)生第2差錯時進行"是"的判斷后通過中繼端子13B轉(zhuǎn)移 到圖13的工序1332，非發(fā)生第2差錯則進行"否"的判斷后轉(zhuǎn)移到工序1213a。工序1213a的步驟讀出第1差錯寄存器125a的內(nèi)容，蓋寫并保存在后寫優(yōu) 先的暫時寄存器(未圖示)，并將第1差錯寄存器125a的內(nèi)容復原。后續(xù)的工序1214a的步驟根據(jù)工序1213a讀出的暫時寄存器的內(nèi)容是否發(fā) 生第1差錯的狀態(tài)，在發(fā)生第1差錯時進行"是"的判斷后轉(zhuǎn)移到工序1217a， 如果未發(fā)生第1差錯則進行"否"的判斷后轉(zhuǎn)移到工序1222。
工序1217a的步驟指定差錯發(fā)生地址并讀出其內(nèi)容，其中該差錯發(fā)生地址 是工序1213a讀出的地址。接著的工序1213b的步驟讀出第1差錯寄存器125a的內(nèi)容，蓋寫并保存在 后寫優(yōu)先的暫時寄存器(未圖示)，并將第1差錯寄存器125a的內(nèi)容復原。后續(xù)的工序1214b的步驟根據(jù)工序1213b讀出的暫時寄存器的內(nèi)容是否發(fā) 生第1差錯的狀態(tài)，在發(fā)生第1差錯時進行"是"的判斷后轉(zhuǎn)移到工序1221， 如果未發(fā)生第1差錯則進行"否"的判斷后轉(zhuǎn)移到工序1222。工序1221的步驟判斷下一工序1218是否執(zhí)行正常數(shù)據(jù)的糾錯寫入，如果 未糾錯寫入就進行"否"的判斷后轉(zhuǎn)移到工序1218，已糾錯寫入則進行"是" 的判斷后通過中繼端子13B轉(zhuǎn)移到圖13的工序1332。工序1218的步驟將工序1217a中讀出的譯碼數(shù)據(jù)通過帶糾錯碼的寫入電路 122進行修復寫入；該工序1218后，接著返回工序1223b，并由工序1214b判 斷是否進行正常寫入。工序1222的步驟判斷成為這次的檢查對象的區(qū)域的檢査是否完成，如果未 完成就進行"否"的判斷后返回工序1202并更新檢查地址，如果檢查完則進 行"是"的判斷后通過中繼端子13A轉(zhuǎn)移到圖13的工序1323。作為后半部分檢査動作流程圖的圖13中，后續(xù)于中繼端子13A的工序1323 的步驟，對為和數(shù)校驗、或CRC校驗而分組的多個檢查區(qū)設定校驗哪個區(qū)； 該檢查區(qū)可以是例如與工序1241或工序1244選擇的檢査區(qū)相同的區(qū)或進一步 細分的區(qū)。后續(xù)的工序1324的步驟對工序1323中設定的檢查區(qū)進行和數(shù)校驗、或CRC 校驗。后續(xù)的工序1325的步驟根據(jù)工序1324的校驗結果是否正常，如果正常 就進行"是"的判斷后轉(zhuǎn)移到工序1326，不正常則進行"否"的判斷后轉(zhuǎn)移到 工序1332。工序1326中，在將電源開關102閉路的定期檢查時進行"是"的判斷，在 將電源開關102開路的停止前檢査時，首先進行"否"的判斷，并返回工序1244， 重復進行多個檢查區(qū)的檢查后，如果完成全部劃分檢査區(qū)的檢查，則進行"是" 的判斷并轉(zhuǎn)移到動作結束工序1220。
圖12的工序1204b、 1221、圖13的工序1325中判斷為異常時執(zhí)行的工序 1332的步驟確認在檢查區(qū)發(fā)生第2差錯的地址。該工序1332中， 一面依次訪 問檢査區(qū)內(nèi)的MRAM120C的地址， 一面確認第2差錯寄存器125b的內(nèi)容，從 而檢索是否存在不少于2個的異常地址。后續(xù)的工序1333的步驟判斷作為工序1332的檢索結果是否存在不多于1 個的異常發(fā)生地址，如果不多于l個就進行"是"的判斷后轉(zhuǎn)移到工序1334， 超過1個則進行"否"的判斷后轉(zhuǎn)移到工序1329。工序1334的步驟對預先作為控制數(shù)據(jù)存放在MRAM120C的和數(shù)校驗數(shù)據(jù) 與工序1334中算出的和數(shù)校驗數(shù)據(jù)進行比較，根據(jù)其差異進行反向運算，從 而估計異常發(fā)生地址的正確數(shù)據(jù)。接著的工序1335的步驟將工序1334中估算的正確數(shù)據(jù)寫入并保存到異常 發(fā)生地址后，轉(zhuǎn)移到工序1329。后續(xù)的工序1329中，產(chǎn)生異常檢測信號ER1或ER2，使圖10的工序1002 中置位的初始標記復原，而且使MRAM120C內(nèi)的第1、第2差錯寄存器125a、 125b復原后轉(zhuǎn)移到工序1326。動作結束工序1220中，微處理器IIOC執(zhí)行其它控制動作后，實質(zhì)上定期 地轉(zhuǎn)移到圖IO的動作開始工序1000，但將電源開關102開路時，將微處理器 IIOC停止一下，使電源繼電器103a去激勵，并切斷供電電路。概括說明上述流程圖。工序1203b相當于第2確認讀出單元，該第2確認 讀出單元1203b對第2差錯寄存器125b存放第2差錯數(shù)據(jù)作出響應(利用工序 1204a的判斷)，將該第2差錯數(shù)據(jù)復原(在工序1203a讀出后復原)后，再次訪 問差錯發(fā)生地址(利用工序1207a)，再次讀出并確認第2差錯寄存器125b的內(nèi) 容。包含工序1207a、 1203b、 1204b的工序塊1232相當于第2重復異常判斷單 元，該第2重復異常判斷單元1232在第2確認讀出單元1203b進行確認讀出 時，第2差錯寄存器125b的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判斷為同一 地址的存儲內(nèi)容連續(xù)異常。工序1213b相當于第1確認讀出單元，該第1確認讀出單元1213b對第1
差錯寄存器125a存放第1差錯數(shù)據(jù)作出響應(利用工序1214a的判斷)，將該第 2差錯數(shù)據(jù)復原(利用在工序1213a讀出后復原)后，再次訪問差錯發(fā)生地址(利 用工序1217a)，再次讀出并確認第1差錯寄存器125a的內(nèi)容。包含工序1214b、 1221的工序塊1231相當于第1重復異常判斷單元，該第 1重復異常判斷單元1231在第1確認讀出單元1213b進行確認讀出時，第1差 錯寄存器125a的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判斷為同一地址的存儲內(nèi) 容連續(xù)異常。工序1218相當于糾錯寫入單元，該糾錯寫入單元1218對作為第1確認讀 出單元1213b的讀出結果在第1差錯寄存器125a仍然存放第1差錯數(shù)據(jù)作出響 應，將通過譯碼讀出電路123讀出的差錯發(fā)生地址的保存數(shù)據(jù)經(jīng)所述帶糾錯碼 的寫入電路122蓋寫并保存在MRAM120C的差錯發(fā)生地址上。包含工序1323、 1324、 1325的工序塊1333相當于第3異常判斷單元，該 異常判斷單元1333依次讀出MRAM120C的特定區(qū)間區(qū)域的保存數(shù)據(jù)，利用涉 及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否有誤碼。工序1327相當于糾錯傳送單元，該糾錯傳送單元1327是修復寫入單元， 在第3異常判斷單元1333判斷為特定區(qū)間的MRAM120C的保存數(shù)據(jù)有誤碼， 并且第2重復異常判斷單元1332判斷為特定區(qū)間內(nèi)在1個保存數(shù)據(jù)區(qū)有誤碼 時，根據(jù)和數(shù)校驗數(shù)據(jù)或CRC校驗數(shù)據(jù)，進行反向運算，從而估算正確的保 存數(shù)據(jù)，并將該估算數(shù)據(jù)通過所述帶糾錯碼的寫入電路122蓋寫^H呆存在 MRAM120C的差錯發(fā)生地址上。包含工序1240至工序1244的工序塊1201相當于檢查時期判斷單元，該檢 查時期判斷單元1201選擇運轉(zhuǎn)啟動檢查單元或定期檢査單元或停止前檢查單 元。再者，運轉(zhuǎn)啟動校正單元是特定檢查單元，該特定檢查單元在接通電源開 關102后，對MRAM120C保存的特定區(qū)域的主要數(shù)據(jù)利用重復異常判斷單元 1231、 1232或第3異常判斷單元1233檢查是否有誤碼。定期檢查單元是劃分更新檢查單元，該劃分更新檢査單元在連續(xù)接通電源 開關102的狀態(tài)下，將MRAM120C保存的全部數(shù)據(jù)分成多個，對各劃分數(shù)據(jù)
利用重復異常判斷單元1231、 1232或第3異常判斷單元1233依次檢查是否有 誤碼。停止前檢查單元是成批檢査單元，該成批檢查單元在切斷電源后的延遲恢 復開關元件103b閉路期間，對MRAM120C保存的全部數(shù)據(jù)利用重復異常判斷 單元1231、 1232和第3異常判斷單元1233檢查是否有誤碼。接著，說明用于說明圖9的裝置的寫入禁止/解除動作所涉及的動作的流 程圖的圖14。圖14中，工序1400是啟動微處理機110C的寫入禁止動作的步驟。后續(xù)的 工序的步驟判斷是否連接外部工具108并形成控制程序?qū)懭肽Ｊ?，如果是寫?模式就進行"是"的判斷后轉(zhuǎn)移到工序1405，未連接外部工具108或形成讀出 模式時進行"否"的判斷后轉(zhuǎn)移到工序1402。工序1402的步驟判斷是否有糾錯寫入指令，需要糾錯寫入時進行"是"的 判斷后轉(zhuǎn)移到工序1405，不必糾錯寫入時進行"否"的判斷后轉(zhuǎn)移到工序1403。這里說的糾錯寫入相當于圖10的工序1008、圖12的工序1218、圖13的 工序1335中的糾錯寫入和異常糾錯寫入。工序1403的步驟判斷打算寫入的地址區(qū)是程序存儲區(qū)還是數(shù)據(jù)存儲區(qū)，如 果是程序存儲區(qū)就進行"是"的判斷后轉(zhuǎn)移到工序1404，不是程序存儲區(qū)則進 行"否"的判斷后轉(zhuǎn)移到工序1405。工序1404的步驟將寫入禁止標記置位，禁止對MRAM120C的程序存儲區(qū) 產(chǎn)生寫入指令信號。工序1405的步驟將寫入禁止標記復原，允許對MRAM120C的程序存儲區(qū) 和數(shù)據(jù)存儲區(qū)產(chǎn)生寫入指令信號。后續(xù)于工序1404、工序1405的工序1406是動作結束工序，微處理器110C 后續(xù)于動作結束工序1406，執(zhí)行其它控制動作后，實質(zhì)上定期地返回動作啟動 工序1400。執(zhí)行圖10的工序1008、圖12的工序1218、圖13的工序1335時，將寫入 禁止標記置位，并隨著執(zhí)行工序1008、工序1228、工序1335，立即將寫入禁 止標記復原。
由工序1404和工序1405構成的工序1410是寫入禁止/解除單元，該寫入 禁止/解除單元1410相當于圖1、圖5中的寫入禁止/解除單元150。因而，圖l、圖5中，能將硬件電路的寫入禁止/解除單元150換成軟件 單元的寫入禁止/解除單元1410，并且圖9中使用寫入禁止/解除單元150， 則不需要寫入禁止/解除單元1410。再者，圖1的寫入禁止/解除單元150中，利用最高端地址信號A15劃分 程序存儲區(qū)和數(shù)據(jù)存儲區(qū)，但能通過邏輯連接其它低端地址信號進行正確的區(qū) 域劃分；圖14的工序1403中也根據(jù)多個地址信號進行區(qū)域判斷。
(3)其它實施方式說明
按圖9那樣構成的本發(fā)明實施例裝置3中，將MRAM120C當作具有第1、 第2差錯寄存器125a、 125b和第l、第2差錯標記產(chǎn)生電路124aa、 124bb的 存儲器進行了說明，但作為本發(fā)明的基本主旨，具有第1、第2差錯寄存器125a、 125b的任一方和第1差錯標記產(chǎn)生電路124aa、 124bb的任一方就可以。
例如，不存在第2差錯寄存器125b時，可刪除圖ll(A)的工序1003a至工 序1009b、圖12中的工序1213a至工序1204b和圖13的工序塊1327。
反之，不存在第l差錯寄存器125a時，可刪除圖IO(A)的工序1003a至工 序1009a和圖12中的工序1213a至工序1218，并且在工序1204b的判斷為"否" 時轉(zhuǎn)移到工序1222。不存在第1差錯標記產(chǎn)生電路124aa和第2差錯標記產(chǎn)生電路124bb的任 一方時，可刪除異常計數(shù)電路170或異常計數(shù)電路180，刪除圖IO(B)或圖ll(B)， 并刪除圖ll(A)的工序lllla、工序1112a或工序llllb、工序1112b。
本發(fā)明實施例裝置1、 2中設置第2差錯寄存器125b和第3異常判斷單元 時，能導入實施例裝置3中說明的異常糾錯寫入單元1327。
反之，實施例裝置3中設置后備存儲器161A或161B時，能導入實施例裝 置l、 2中的糾錯傳送單元427、 827。
還可將用觸發(fā)器電路140C表示的異常發(fā)生存儲單元換成圖1所示的計數(shù)器 電路140A。
可用圖5所示那樣監(jiān)視定時器130產(chǎn)生的輸出允許信號OUTE代替使對應
于讀取103a進行自保持動作用的供電保持指令輸出DR1。按圖9那樣構成的本發(fā)明實施例裝置3中，差錯發(fā)生狀態(tài)累計單元利用成為累計單元的可逆計數(shù)器對差錯標記的差錯發(fā)生信息進行加法計數(shù)，并根據(jù)讀 出指令信號的分頻信號進行減法運算，但也可簡略地利用規(guī)定周期的信號代替 讀出指令信號的分頻信號進行減法運算。而且，作為累計單元的可逆計數(shù)器，也可簡略地取為硬件構成的加法計數(shù) 器或減法計數(shù)器。例如，可隨著發(fā)生差錯，使當前值寄存器作加法運算，其計數(shù)的當前值一超過規(guī)定閾值就產(chǎn)生異常檢測輸出，并利用對MRAM的讀出指令信號的分頻 信號或規(guī)定周期的時鐘信號將當前值初始化為零。也可隨著發(fā)生差錯，使當前值寄存器作減法運算，其計數(shù)的當前值一到達 零就產(chǎn)生異常檢測輸出，并利用對MRAM的讀出指令信號的分頻信號或規(guī)定 周期的時鐘信號將當前值初始化為零。(4)實施方式3的要點和特征。本發(fā)明實施方式3的電子控制裝置IOOC，具有從外部電源101供電并根據(jù) 輸入傳感器群106、 107的工作狀況對電負載群105a、 105b進行驅(qū)動控制的微 處理器IIOC，從外部工具108對與該微處理器協(xié)同工作的非易失性程序存儲器 傳送并寫入含控制常數(shù)的控制程序。所述微處理器110C根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)120C中存放的控制程 序進行工作、并且將該MRAM劃分成在從所述外部工具108傳送并寫入后以 所述微處理器IIOC運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲 區(qū)和所述微處理器110C運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行 存放。所述MRAM120C還包含對來自所述微處理器110C的寫入指令信號作出 響應并對指定地址的存儲單元121寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的 寫入電路122、對來自所述微處理器110C的讀出指令信號作出響應并從指定地 址的存儲單元121將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、設置在所 述數(shù)據(jù)存儲區(qū)的差錯寄存器125a、 125b、以及成為設置在所述程序存儲區(qū)的確
認讀出單元1003b、 1103b、 1203b、 1213b和重復異常判斷單元1010b、 1120b、 1231、 1232的控制程序，并且構成將來自所述微處理器IIOC的寫入指令信號 通過寫入禁止/解除單元1410供給所述MRAM120C。所述差錯寄存器125a、 125b是特定地址存儲器，在所述存儲單元121保存 的數(shù)據(jù)有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯數(shù) 據(jù)是由所述微處理器IIOC加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或 通過依次讀出所述存儲單元121的各地址的內(nèi)容而在新地址有誤碼則存放依次 更新的差錯數(shù)據(jù)。所述確認讀出單元1003b、 1103b、 1203b、 1213b是對所述差錯寄存器125a、 125b存放的差錯數(shù)據(jù)作出響應且將所述差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后再次 訪問差錯發(fā)生地址以再次讀出并確認所述差錯寄存器125a、 125b的內(nèi)容的單元。所述重復異常判斷單元1010b、 1120b、 1231、 1232是在所述確認讀出單元 1003b、 1103b、 1203b、 1213b讀出的差錯寄存器125a、 125b的內(nèi)容包含相同 的差錯數(shù)據(jù)時判斷為同一地址的存儲器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元1410對存放所述控制程序的所述MRAM120C的 程序存儲區(qū)禁止將所述微處理器110C的寫入指令信號供給所述MRAM120C， 并在處于連接外部工具108對所述MRAM120C寫入控制程序的狀態(tài)時，對所 述微處理器IIOC解除所述寫入禁止功能，在不連接外部工具108，打算進行所 述控制程序的修復寫入時，將所述寫入禁止功能作為例外加以解除。而且，對所述重復異常判斷單元1010b、 1120b、 1231、 1232判斷為異常時 或進行多次異常判斷時作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至 少一方的異常處理。所述MRAM120C還具有糾錯寫入單元1008、 1218。所述差錯寄存器是位 于第1特定地址的第1差錯寄存器125a，該第1差錯寄存器125a在指定地址 的所述存儲單元121的內(nèi)容可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯、且讀出的保存數(shù) 據(jù)是所述譯碼讀出電路123譯碼并糾錯后的數(shù)據(jù)時，將發(fā)生該差錯的地址號作 為第l差錯數(shù)據(jù)加以存放。
所述確認讀出單元是第1確認讀出單元1003b、 1213b，該第l確認讀出單 元1003b、 1213b對所述第1差錯寄存器125a存放的第l差錯數(shù)據(jù)作出響應， 在將該第1差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，再次讀 出并確認所述第1差錯寄存器125a的內(nèi)容。所述糾錯寫入單元1008、 1218是修復寫入單元，該修復寫入單元對作為所 述第1確認讀出單元1003b、 1213b的讀出結果仍然在第1差錯寄存器125a存 放第l差錯數(shù)據(jù)作出響應，將通過所述譯碼讀出電路123讀出的差錯發(fā)生地址 的保存數(shù)據(jù)經(jīng)所述帶糾錯碼的寫入電路122對所述MRAM120C的差錯發(fā)生地 址進行蓋寫并加以保存。所述重復異常判斷單元是第1重復異常判斷單元1010b、 1231，該第1重復 異常判斷單元1010b、 1231在所述第1確認讀出單元1003b、 1213b進行讀出 確認時或所述糾錯寫入單元1008、 1218進行糾錯寫入后的讀出確認中所述第1 差錯寄存器125a的內(nèi)容再次包含相同的差錯數(shù)據(jù)時，判斷為同一地址的內(nèi)容連 續(xù)異常。所述寫入禁止/解除單元1410在所述糾錯寫入單元1008、 1218的修復操 作時，解除所述寫入禁止功能。所述MRAM120C除具有所述第1差錯寄存器125a外，還具有第1差錯標 記產(chǎn)生電路124aa，并設置包含第1累計單元1015和第1零星發(fā)生異常檢測單 元1016的第1零星發(fā)生判斷單元1010a、以及異常發(fā)生存儲單元140C。所述 第1差錯標記產(chǎn)生電路124aa是邏輯電路，該邏輯電路在指定地址的所述存儲 單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述譯碼 讀出電路123譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第l差錯標記FLll。所述第1差錯標記FLll根據(jù)所述MRAM120C的每一訪問地址是否發(fā)生差 錯，其工作狀態(tài)變化。所述第1加減運算電路1015是由硬件構成的異常計數(shù)電路170，該異常計 數(shù)電路170對所述第1差錯標記FLll的發(fā)生次數(shù)進行加法運算或減法運算， 并根據(jù)所述微處理器IIOC供給的讀出指令信號的分配信息DNP對其進行減法 運算或加法運算。 所述第1零星發(fā)生異常檢測單元1016根據(jù)所述異常計數(shù)電路170的當前值 超過規(guī)定閾值，產(chǎn)生成為第1異常檢測信號的計數(shù)結束輸出EP1。所述異常發(fā)生存儲單元140C對所述第1重復異常判斷單元1010b、 1231進 行異常判斷和產(chǎn)生所述計數(shù)結束輸出EP1作出響應，至少進行異常通知。因而，具有的特征為能根據(jù)第1差錯標記的發(fā)生頻度正確檢測出零星發(fā)生的異常，并能進行硬件計數(shù)器的高速計數(shù)，從而能減輕微處理器的控制負擔。所述差錯寄存器是位于第2特定地址的第2差錯寄存器125b，該第2差錯 寄存器125b在指定地址的所述存儲單元121的內(nèi)容發(fā)生超過可譯碼范圍的差 錯、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該 差錯的地址號作為第2差錯數(shù)據(jù)加以存放。所述確認讀出單元是第2確認讀出單元1103b、 1203b，該第2確認讀出單 元1103b、 1203b對所述第2差錯寄存器125b存放的第2差錯數(shù)據(jù)作出響應， 在將該第2差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，讀出并 確認所述第2差錯寄存器125b的內(nèi)容。所述重復異常判斷單元是第2重復異常判斷單元1120b、 1232，該第2重復 異常判斷單元1120b、 1232在所述第2確認讀出單元1103b、 1203b進行讀出 確認時，所述第2差錯寄存器125b的內(nèi)容包含相同的差錯數(shù)據(jù)的情況下，判 斷為同一地址的內(nèi)容連續(xù)異常。所述MRAM120C除具有所述第2差錯寄存器125b外，還具有第2差錯標 記產(chǎn)生電路124bb，并設置包含第2累計單元1115和第2零星發(fā)生異常檢測單 元1116的第2零星發(fā)生判斷單元1120a、以及異常發(fā)生存儲單元140C。所述 第2差錯標記產(chǎn)生電路124bb是邏輯電路，該邏輯電路在指定地址的所述存儲 單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù)是不能 保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2差錯標 記FL22。所述第2差錯標記FL22根據(jù)所述MRAM120C的每一訪問地址是否發(fā)生差 錯，其工作狀態(tài)變化。所述第2加減運算電路1115是由硬件構成的異常計數(shù)電路180，對所述第
2差錯標記FL22的發(fā)生次數(shù)進行加法運算或減法運算，并根據(jù)所述微處理器110C供給的讀出指令信號的分配信息DNP對其進行減法運算或加法運算。所述第2零星發(fā)生異常檢測單元1116根據(jù)所述異常計數(shù)電路180的當前值 超過規(guī)定閾值，產(chǎn)生成為第2異常檢測信號的計數(shù)結束輸出EP2。所述異常發(fā)生存儲單元140C對所述第2重復異常判斷單元1120b、 1232進 行異常判斷和產(chǎn)生所述計數(shù)結束輸出EP2作出響應，至少進行異常通知。因而，具有的特征為能根據(jù)第2差錯標記的發(fā)生頻度正確檢測出零星發(fā) 生的異常，并能進行硬件計數(shù)器的高速計數(shù)，從而能減輕微處理器的控制負擔。所述MRAM120C還包含成為所述第2重復異常判斷單元1232和第3異常 判斷單元1333的控制程序兩者和成為異常糾錯寫入單元1327的控制程序。所述第3異常判斷單元1333依次讀出所述MRAM120C的特定區(qū)間區(qū)域的 保存數(shù)據(jù)，利用涉及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否 有錯碼。所述異常糾錯寫入單元1327是修復寫入單元，該修復寫入單元在所述第3 異常判斷單元1333判斷為特定區(qū)間的MRAM的保存數(shù)據(jù)有錯碼時，根據(jù)和數(shù) 校驗數(shù)據(jù)或CRC校驗數(shù)據(jù)進行反向運算，估算正確的保存數(shù)據(jù)，將該估計數(shù) 據(jù)通過所述帶糾錯碼的寫入電路122，對所述MRAM120C的差錯發(fā)生地址進 行蓋寫并加以保存。所述所述寫入禁止/解除單元1410在所述異常糾錯寫入單元的修復操作 時，解除所述寫入禁止功能。因而，具有的特征為即使l個數(shù)據(jù)發(fā)生多位誤碼，也能算出發(fā)生誤碼前 的正常數(shù)據(jù)，并使其恢復。所述MRAM120C還包含成為第3異常判斷單元1333的控制程序，并具有 異常發(fā)生存儲單元140C。所述第3異常判斷單元1333依次讀出所述MRAM120C的規(guī)定期間區(qū)域的 保存數(shù)據(jù)，利用涉及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否 有誤碼。所述異常發(fā)生存儲單元140C對所述重復異常判斷單元1010b、1120b、1231、1232進行異常判斷和所述第3異常判斷單元1333進行異常判斷作出響應，至少進行異常通知。所述MRAM120C還包含成為選擇運轉(zhuǎn)啟動檢查單元或定期檢查單元或停 止前檢查單元中的1個單元的檢查時期判斷單元1201的控制程序。所述運轉(zhuǎn)啟動檢查單元是特定檢查單元，該特定檢査單元在接通電源開關 102后，對所述MRAM120C保存的特定區(qū)域的主要數(shù)據(jù)利用所述重復異常判 斷單元1231、 1232或所述第3異常判斷單元1333檢查是否有誤碼。所述定期檢査單元是劃分更新檢查單元，該劃分更新檢査單元在電源開關 102連續(xù)接通的狀態(tài)下，將所述MRAM120C保存的全部數(shù)據(jù)分成多個，對各 劃分數(shù)據(jù)利用所述重復異常判斷單元1231 、 1232或所述第3異常判斷單元1333 依次檢查是否有誤碼。所述停止前檢查單元是成批檢查單元，該成批檢査單元在切斷電源開關102 后的延遲恢復開關元件103b閉路期間，對所述MRAM120C保存的全部數(shù)據(jù)利 用所述重復異常判斷單元1231、 1232和所述第3異常判斷單元1333檢査是否 有誤碼。所述微處理器120C對檢測出車載發(fā)動機的運轉(zhuǎn)狀態(tài)的車載傳感器群106、 107的動作狀態(tài)作出響應，至少對吸氣量控制單元或燃料噴射控制單元進行控 制。所述MRAM120C還包含成為常規(guī)運轉(zhuǎn)單元的控制程序和成為疏散運轉(zhuǎn)單 元的控制程序，并具有異常發(fā)生存儲單元140C。所述疏散運轉(zhuǎn)單元是執(zhí)行利用所述吸氣量控制單元的吸氣量抑制或所述燃 料噴射控制單元的供燃量，抑制對發(fā)動機轉(zhuǎn)速進行抑制的運轉(zhuǎn)控制的單元。所述異常發(fā)生存儲單元140C至少對所述重復異常判斷單元1010b、 1120b、 1231、 1232進行異常判斷作出響應，進行異常通知，并將所述常規(guī)運轉(zhuǎn)單元的 常規(guī)運轉(zhuǎn)模式選擇并切換到所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式。所述微處理器IIOC同時使用監(jiān)視定時器130和異常發(fā)生存儲單元140C。該監(jiān)視定時器130是隨著所述微處理器110C產(chǎn)生的監(jiān)視清零信號WD1的 脈沖寬度超過規(guī)定值而產(chǎn)生復位脈沖信號RS1，并對該微處理器IIOC進行初
始化、重新啟動的定時器電路。所述異常發(fā)生存儲單元140C對所述重復異常判斷單元1010b、1120b、1231、 1232判斷發(fā)生異常帶來的異常檢測信號ER1、 ER2和所述監(jiān)視定時器130的復 位脈沖信號RS1的發(fā)生作出響應，隨著產(chǎn)生1次脈沖信號或多次脈沖信號，至 少進行異常通知，而且是由從所述常規(guī)運轉(zhuǎn)單元的常規(guī)運轉(zhuǎn)模式選擇并切換到 所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式用的由觸發(fā)器電路或計數(shù)器電路構成的邏 輯電路，該邏輯電路中添加驅(qū)動停止單元142和存儲解除單元112C。所述驅(qū)動停止單元142是在確定發(fā)生異常且加以存儲時起作用并禁止驅(qū)動 所述電負載群105a、 105b中的一部分特定電負載的門電路。所述存儲解除單元112C是利用對電源開關102重新接通等人為操作作出響 應的復位脈沖信號，使所述異常發(fā)生存儲單元140C的異常存儲信號復原的單 元。工業(yè)上的實用性本發(fā)明的電子控制裝置不僅能用于車載電子控制裝置，而且能用于例如從 外部工具傳送、寫入并使用用戶編制的序列程序的可編程控制器。本發(fā)明實施例說明的車載發(fā)動機控制裝置的情況下，即使發(fā)生異常時，微 處理器也自動初始化并重新啟動，這是因為設想車輛從道口內(nèi)逃出等，并且作 為安全措施，重視盡量不停止發(fā)動機。與此相反， 一般用于廠內(nèi)設備的可編程控制器中，發(fā)生異常時，通常使微 處理器停止，可利用人為操作進行重新啟動，并根據(jù)設備類型的不同，在停止 異常后利用人為運轉(zhuǎn)操作個別操作促動器，進行恢復原點那樣的疏散運轉(zhuǎn)。
權利要求
1、一種電子控制裝置，具有從外部電源供電并根據(jù)輸入傳感器群的工作狀況對電負載群進行驅(qū)動控制的微處理器，從外部工具對與該微處理器協(xié)同工作的非易失性程序存儲器傳送并寫入含控制常數(shù)的控制程序，其特征在于，所述微處理器根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM(Magnetic Random Access Memory磁隨機存取存儲器)中存放的控制程序進行工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后，以所述微處理器運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和所述微處理器運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放；所述MRAM還包含對來自所述微處理器的寫入指令信號作出響應并對指定地址的存儲單元寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路、對來自所述微處理器的讀出指令信號作出響應并從指定地址的存儲單元將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設置在所述數(shù)據(jù)存儲區(qū)的差錯寄存器、以及成為設置在所述程序存儲區(qū)的確認讀出單元和重復異常判斷單元的控制程序，并且構成將來自所述微處理器的寫入指令信號通過寫入禁止/解除單元供給所述MRAM；所述差錯寄存器是特定地址存儲器，在所述存儲單元保存的數(shù)據(jù)有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯數(shù)據(jù)是由所述微處理器加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或通過依次讀出所述存儲單元的各地址的內(nèi)容而在新地址有誤碼，則存放依次更新的差錯數(shù)據(jù)；所述確認讀出單元對所述差錯寄存器存放的差錯數(shù)據(jù)作出響應，將所述差錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，再次讀出并確認所述差錯寄存器的內(nèi)容；所述重復異常判斷單元在所述確認讀出單元讀出的差錯寄存器的內(nèi)容包含相同的差錯數(shù)據(jù)時，判斷為同一地址的存儲器的內(nèi)容連續(xù)異常；所述寫入禁止/解除單元對存放所述控制程序的所述MRAM的程序存儲區(qū)，禁止將所述微處理器的寫入指令信號供給所述MRAM，并在處于連接外部工具對所述MRAM寫入控制程序的狀態(tài)時，對所述微處理器解除所述寫入禁止功能，在不連接外部工具、打算進行所述控制程序的修復寫入時，將所述寫入禁止功能作為例外加以解除，而且對所述重復異常判斷單元判斷為異常時或進行多次異常判斷時作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處理。
2、 如權利要求1中所述的電子控制裝置，其特征在于， 所述MRAM還具有糾錯寫入單元，并且所述差錯寄存器是位于第l特定地址的第1差錯寄存器，該第1差錯寄存器在指定地址的所述存儲單元的內(nèi)容可 譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)是所述譯碼讀出電路譯碼并 糾錯后的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為第1差錯數(shù)據(jù)加以存放；所述確認讀出單元是第1確認讀出單元，該第1確認讀出單元對所述第1 差錯寄存器存放的第1差錯數(shù)據(jù)作出響應，在將該第1差錯數(shù)據(jù)復原或加以轉(zhuǎn) 移疏散后，再次訪問差錯發(fā)生地址，再次讀出并確認所述第1差錯寄存器的內(nèi) 容；所述糾錯寫入單元是修復寫入單元，該修復寫入單元對作為所述第l確認 讀出單元的讀出結果，仍然在第1差錯寄存器存放第1差錯數(shù)據(jù)作出響應，將 通過所述譯碼讀出電路讀出的差錯發(fā)生地址的保存數(shù)據(jù)經(jīng)所述帶糾錯碼的寫 入電路，對所述MRAM的差錯發(fā)生地址進行蓋寫并加以保存；所述重復異常判斷單元是第1重復異常判斷單元，該第1重復異常判斷單 元在所述第1確認讀出單元進行讀出確認時、或所述糾錯寫入單元進行糾錯寫 入后的讀出確認中所述第1差錯寄存器的內(nèi)容再次包含相同的差錯數(shù)據(jù)時，判 斷為同一地址的內(nèi)容連續(xù)異常；所述寫入禁止/解除單元在所述糾錯寫入單元的修復操作時，解除所述寫 入禁止功能。
3、 如權利要求2中所述的電子控制裝置，其特征在于， 所述MRAM除具有所述第1差錯寄存器外，還具有第1差錯標記產(chǎn)生電路；所述第1差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲單 元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第l差錯標記；將所述第1差錯標記連接到所述微處理器的中斷輸入端子，所述第1確認 讀出單元和所述糾錯寫入單元對發(fā)生該第1差錯標記作出響應，并加以執(zhí)行，進行所述第1重復異常判斷單元的重復異常判斷，并在規(guī)定時間后自動將該第 l差錯標記復原、或由所述微處理器將其復原。
4、 如權利要求2中所述的電子控制裝置，其特征在于，所述MRAM具有所述第l差錯寄存器或第l差錯標記產(chǎn)生電路中的至少一方，并具有包含響應第1差錯的發(fā)生地進行工作的第1累計單元和第1零星發(fā)生異常檢測單元的第1零星發(fā)生異常判斷單元；所述第1差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲單元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)是由所述譯碼 讀出電路譯碼并糾錯的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第1差錯標記；所述第1差錯是定期監(jiān)視并檢測出所述第1差錯寄存器是否存放第1差錯數(shù)據(jù)、或是否發(fā)生所述第l差錯標記的涉及是否有差錯的定期信息；所述第1累計單元具有第1當前值寄存器，所述第1累計單元對所述第1 差錯的發(fā)生作出響應，對該第1當前寄存器值加上或減去第2增量值，所述第1差錯寄存器或第1差錯標記進行復原或轉(zhuǎn)移疏散、并且如果不發(fā)生第1差錯， 就進行對第1當前值寄存器的加減校正，以便減去或加上第1增量值進行相互 抵消，所述第l差錯的非工作狀態(tài)繼續(xù)時，在規(guī)定的正常側臨界值，停止第l增量值的加減校正；所述第1零星發(fā)生異常檢測單元根據(jù)所述第1、第2增量值的累計，在所述 第1當前值寄存器的值為所述規(guī)定異常側臨界值范疇外時，產(chǎn)生第1異常檢測 信號；其中將所述第2增量值設定成大于所述第l增量值而且小于作為所述異常側臨界值與所述正常側臨界值之差的容許臨界值，并對所述第1重復異常判 斷單元進行異常判斷和所述第1零星發(fā)生異常判斷單元進行異常判斷作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
5、 如權利要求4中所述的電子控制裝置，其特征在于，所述第1累計單元利用所述第1確認讀出單元進行讀出確認時、或所述糾錯寫入單元進行糾錯寫入后的讀出確認中，發(fā)生再次發(fā)生所述第1差錯的重復 異常時，對所述第1累計單元加上或減去作為大于等于所述第2增量值的值的 第3增量值。
6、 如權利要求2中所述的電子控制裝置，其特征在于， 所述MRAM除具有所述第1差錯寄存器外，還具有第1差錯標記產(chǎn)生電路，并具有包含第1累計單元和第1零星發(fā)生異常檢測單元的第1零星發(fā)生異常判 斷單元；所述第1差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲單元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第1差錯標記；所述第1差錯標記根據(jù)所述MRAM的每一訪問地址是否發(fā)生差錯，其工作 狀態(tài)變化；所述第1累計單元是硬件構成的異常計數(shù)電路，對所述第1差錯標記的發(fā) 生次數(shù)進行加法或減法運算，并利用所述微處理器供給的讀出指令信號的分頻 信號或規(guī)定周期的時鐘信號使加法運算或減法運算初始化；所述第1零星發(fā)生異常檢測單元根據(jù)所述異常計數(shù)電路的當前值為規(guī)定的 設定閾值的范疇外，產(chǎn)生成為第l異常檢測信號的計數(shù)輸出，并對所述第l重 復異常判斷單元進行異常判斷和所述第1零星發(fā)生異常判斷單元進行異常判斷 作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
7、 如權利要求1中所述的電子控制裝置，其特征在于， 所述差錯寄存器是位于第2地址的第2差錯寄存器，該第2差錯寄存器在指定地址的所述存儲單元的內(nèi)容發(fā)生超過可譯碼范圍的差錯、且讀出的保存數(shù) 據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為第 2差錯數(shù)據(jù)加以存放；所述確認讀出單元是第2確認讀出單元，該第2確認讀出單元對所述第2 差錯寄存器存放的第2差錯數(shù)據(jù)作出響應，在將該第2差錯數(shù)據(jù)復原或加以轉(zhuǎn) 移疏散后，再次訪問差錯發(fā)生地址，讀出并確認所述第2差錯寄存器的內(nèi)容；所述重復異常判斷單元是第2重復異常判斷單元，該第2重復異常判斷單元在所述第2確認讀出單元進行讀出確認時，所述第2差錯寄存器的內(nèi)容包含 相同的差錯數(shù)據(jù)的情況下，判斷為同一地址的內(nèi)容連續(xù)異常。
8、 如權利要求7中所述的電子控制裝置，其特征在于，所述MRAM除具有所述第2差錯寄存器外，還具有第2差錯標記產(chǎn)生電路; 所述第2差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲單 元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù)是不能保證與 最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2差錯標記；將所述第2差錯標記連接到所述微處理器的中斷輸入端子，所述第2確認 讀出單元對發(fā)生該第2差錯標記作出響應并加以執(zhí)行，進行所述第2重復異常 判斷單元的重復異常判斷，并在規(guī)定時間后自動將該第2差錯標記復原、或由 所述微處理器將其復原。
9、 如權利要求7中所述的電子控制裝置，其特征在于，所述MRAM具有所述第2差錯寄存器或第2差錯標記產(chǎn)生電路中的至少一 方，并具有包含響應第2差錯的發(fā)生地進行工作的第2累計單元和第2零星發(fā) 生異常檢測單元的第2零星發(fā)生異常判斷單元；所述第2差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲單元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2差錯標記； 所述第2差錯是定期監(jiān)視并檢測出所述第2差錯寄存器是否存放第2差錯 數(shù)據(jù)、或是否發(fā)生所述第2差錯標記的涉及是否有差錯的定期信息；所述第2累計單元具有第2當前值寄存器，該第2累計單元對所述第2差 錯的發(fā)生作出響應，對該第2當前值寄存器加上或減去第5增量值，所述第2 差錯寄存器或第2差錯標記進行復原或轉(zhuǎn)移疏散、并且如果不發(fā)生第2差錯， 就進行對第2當前值寄存器的加減校正，以便減去或加上第4增量值進行相互 抵消，所述第2差錯的非工作狀態(tài)繼續(xù)時，在規(guī)定的正常側臨界值，停止第4 增量值的加減校正；所述第2零星發(fā)生異常檢測單元在根據(jù)所述第4、第5增量值的累計、所述 第2當前值寄存器的值為所述規(guī)定異常側臨界值范疇外時，產(chǎn)生第2異常檢測信號；將所述第5增量值設定成大于所述第4增量值而且小于作為所述異常側臨界值與所述正常側臨界值之差的容許臨界值，并對所述第2重復異常判斷單元 進行異常判斷和所述第2零星發(fā)生異常判斷單元進行異常判斷作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
10、 如權利要求9中所述的電子控制裝置，其特征在于，所述第2累計單元在即使利用所述第2確認讀出單元進行讀出確認也再次 發(fā)生所述第2差錯的重復異常時，對所述第2累計單元加上或減去作為大于等 于所述第5增量值的值的第6增量值。
11、 如權利要求7中所述的電子控制裝置，其特征在于，所述MRAM除具有所述第2差錯寄存器外，還具有第2差錯標記產(chǎn)生電路， 并具有包含第2累計單元和第2零星發(fā)生異常檢測單元的第2零星發(fā)生異常判 斷單元；所述第2差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲單元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2差錯標記； 所述第2差錯標記根據(jù)所述MRAM的每一訪問地址是否發(fā)生差錯，其工作 狀態(tài)變化；所述第2累計單元是硬件構成的異常計數(shù)電路，對所述第2差錯標記的發(fā) 生次數(shù)進行加法或減法運算，并利用所述微處理器供給的讀出指令信號的分頻 信號或規(guī)定周期的時鐘信號使加法或減法初始化；所述第2零星發(fā)生異常檢測單元根據(jù)所述異常計數(shù)電路的當前值為規(guī)定的 設定閾值的范疇外，產(chǎn)生成為第2異常檢測信號的計數(shù)輸出，并對所述第2重 復異常判斷單元進行異常判斷和所述第2零星發(fā)生異常判斷單元進行異常判斷 作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
12、 如權利要求7中所述的電子控制裝置，其特征在于，所述MRAM還包含成為所述第2重復異常判斷單元和第3異常判斷單元的 控制程序兩者、以及成為異常糾錯寫入單元的控制程序；所述第3異常判斷單元依次讀出所述MRAM的特定區(qū)間區(qū)域的保存數(shù)據(jù)， 利用涉及整個讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗，判斷是否有錯碼；所述異常糾錯寫入單元是修復寫入單元，該修復寫入單元在所述第3異常 判斷單元判斷為特定區(qū)間的MRAM的保存數(shù)據(jù)有錯碼時，根據(jù)和數(shù)校驗數(shù)據(jù) 或CRC校驗數(shù)據(jù)進行反向運算，估算正確的保存數(shù)據(jù)，將該估計數(shù)據(jù)通過所 述帶糾錯碼的寫入電路，對所述MRAM的差錯發(fā)生地址進行蓋寫并加以保存;所述所述寫入禁止/解除單元在所述異常糾錯寫入單元的修復操作時，解 除所述寫入禁止功能。
13、如權利要求1中所述的電子控制裝置，其特征在于，所述MRAM具有第1差錯寄存器或第1差錯標記產(chǎn)生電路中的至少一方、 以及第2差錯寄存器或第2差錯標記產(chǎn)生電路中的至少一方，并具有響應第1 差錯和第2差錯的發(fā)生地進行工作的第1、第2零星發(fā)生異常判斷單元；所述第1差錯寄存器是位于第1特定地址的寄存器，該第1特定地址的寄 存器在指定地址的所述存儲單元的內(nèi)容可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯、且讀 出的保存數(shù)據(jù)是所述譯碼讀出電路譯碼并糾錯后的數(shù)據(jù)時，將發(fā)生該差錯的地 址號作為第1差錯數(shù)據(jù)具有存放；所述第1差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲單元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路譯碼并糾錯時，產(chǎn)生作為二值化邏輯信息的第l差錯標記；所述第1差錯是定期監(jiān)視并檢測出所述第1差錯寄存器是否存放第1差錯 數(shù)據(jù)、或是否發(fā)生所述第1差錯標記的涉及是否有差錯的定期信息；所述第2差錯寄存器是位于第2地址的寄存器，在指定地址的所述存儲單 元的內(nèi)容發(fā)生超過可譯碼范圍的差錯、且讀出的保存數(shù)據(jù)是不能保證與最初保 存的數(shù)據(jù)一致的數(shù)據(jù)時，將發(fā)生該差錯的地址號作為第2差錯數(shù)據(jù)加以存放；所述第2差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲單元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯、且讀出的保存數(shù)據(jù)是不能保 證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時，產(chǎn)生作為二值化邏輯信息的第2差錯標記;所述第2差錯是定期監(jiān)視并檢測出所述第2差錯寄存器是否存放第2差錯數(shù)據(jù)、或是否發(fā)生所述第2差錯標記的涉及是否有差錯的定期信息；所述第1、第2零星發(fā)生異常判斷單元是在所述第l差錯和第2差錯的發(fā)生 頻度超過閾值時產(chǎn)生第l、第2異常檢測信號的單元，對所述重復異常判斷單 元進行異常判斷和所述第1、第2零星發(fā)生異常判斷單元進行異常判斷作出響 應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處理。
14、 如權利要求13中所述的電子控制裝置，其特征在于，所述第l、第2零星發(fā)生異常判斷單元包含共用累計單元和第1、第2零星 發(fā)生異常檢測單元；所述共用累計單元具有共用當前值寄存器，該共用累計單元在發(fā)生所述第1差錯的條件下，對該共用當前值寄存器加上或減去第2增量值，所述第l差錯寄存器或所述第1差錯標記復原或轉(zhuǎn)移疏散、并且如果不發(fā)生第1差錯，就進 行對共用當前值寄存器的加減校正，以便減去或加上第1增量值進行相互抵消，發(fā)生所述第2差錯的條件下，對該共用當前值寄存器加上或減去第5增量值， 將所述第2差錯寄存器或所述第2差錯標記復原或轉(zhuǎn)移疏散、并且如果不發(fā)生 第2差錯，就進行對共用當前值寄存器的加減校正，以便減去或加上第4增量 值進行相互抵消，所述第1或第2差錯的非工作狀態(tài)繼續(xù)時，在規(guī)定的正常側 臨界值，停止所述第1或第4增量值的加減校正；所述第l、第2零星發(fā)生異常檢測單元根據(jù)所述第1、第2、第4、第5增 量值的累計，在所述共用當前值寄存器的值為規(guī)定異常側臨界值的范疇外時， 產(chǎn)生第l或第2異常檢測信號；其中所述第2增量值大于第l增量值，所述第 5增量值大于第4增量值，而且將第2增量值和第5增量值設定成作為小于所 述異常側臨界值與正常側臨界值之差的容許累計值。
15、 如權利要求1中所述的電子控制裝置，其特征在于，所述MRAM還包含成為第3異常判斷單元的控制程序，所述第3異常判斷 單元依次讀出所述MRAM的規(guī)定期間區(qū)域的保存數(shù)據(jù)，利用涉及整個讀出區(qū) 間的數(shù)據(jù)的和數(shù)校驗、或CRC校驗判斷是否有誤碼，并對所述重復異常判斷 單元進行異常判斷和所述第3異常判斷單元進行異常判斷作出響應，執(zhí)行包含 異常通知或異常發(fā)生信息保存中至少一方的異常處理。
16、 如權利要求15中所述的電子控制裝置，其特征在于，所述MRAM還包含成為選擇運轉(zhuǎn)啟動檢査單元或定期檢查單元或停止前檢査單元中的1個單元的檢査時期判斷單元的控制程序， 所述運轉(zhuǎn)啟動檢査單元是特定檢査單元，該特定檢查單元在接通電源開關后，對所述MRAM保存的特定區(qū)域的主要數(shù)據(jù)利用所述重復異常判斷單元或 所述第3異常判斷單元檢查是否有誤碼；所述定期檢査單元是劃分更新檢査單元，該劃分更新檢査單元在電源開關 連續(xù)接通的狀態(tài)下，將所述MRAM保存的全部數(shù)據(jù)分成多個，對各劃分數(shù)據(jù) 利用所述重復異常判斷單元或所述第3異常判斷單元依次檢査是否有誤碼；所 述停止前檢査單元是成批檢査單元，該成批檢査單元在切斷電源開關后的延遲 恢復開關元件閉路期間，對所述MRAM保存的全部數(shù)據(jù)利用所述重復異常判 斷單元和所述第3異常判斷單元檢査是否有誤碼。
17、 如權利要求7中所述的電子控制裝置，其特征在于， 所述微處理器對檢測出車載發(fā)動機的運轉(zhuǎn)狀態(tài)的車載傳感器群的動作狀態(tài)作出響應，至少對吸氣量控制單元或燃料噴射控制單元進行控制，所述MRAM還包含成為常規(guī)運轉(zhuǎn)單元的控制程序和成為疏散運轉(zhuǎn)單元的控制程序，并具有異常發(fā)生存儲單元，所述疏散運轉(zhuǎn)單元是執(zhí)行利用所述吸氣量控制單元的吸氣量抑制或所述燃料噴射控制單元的供燃量抑制對發(fā)動機轉(zhuǎn)速進行抑制運轉(zhuǎn)控制的單元，所述異常發(fā)生存儲單元至少對所述重復異常判斷單元進行異常判斷作出響應，進行異常通知，并將所述常規(guī)運轉(zhuǎn)單元的常規(guī)運轉(zhuǎn)模式選擇并切換到所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式。
18、 如權利要求17中所述的電子控制裝置，其特征在于， 所述MRAM還包含成為糾錯傳送單元的控制程序、并且所述微處理器具有存放成為疏散運轉(zhuǎn)單元的控制程序的非易失性后備存儲器；所述糾錯傳送單元是修復寫入單元，該修復寫入單元對所述重復異常判斷 單元作異常判斷作出響應，將所述后備存儲器存放的疏散運轉(zhuǎn)程序通過所述帶 糾錯碼的寫入電路，對所述MARM的差錯發(fā)生地址進行蓋寫并加以保存；所述寫入禁止/解除單元在所述糾錯傳送單元作修復操作時，解除所述寫 入禁止功能。
19、 如權利要求18中所述的電子控制裝置，其特征在于，所述微處理器與協(xié)同工作的輔助CPU串聯(lián)，該輔助CPU與非易失性輔助程序存儲器協(xié)同工作，并與所述微處理器之間進行監(jiān)控信號的聯(lián)絡；所述輔助程序存儲器包含存放成為所述疏散運轉(zhuǎn)單元的控制程序的非易失 性后備存儲器。
20、 如權利要求17中所述的電子控制裝置，其特征在于，所述微處理器同時使用監(jiān)視定時器和異常發(fā)生存儲單元，該監(jiān)視定時器是隨著所述微處理器產(chǎn)生的監(jiān)視清零信號的脈沖寬度超過規(guī) 定值而產(chǎn)生復位脈沖信號，對該微處理器進行初始化、重新啟動的定時器電路，所述異常發(fā)生存儲單元對所述重復異常判斷單元判斷發(fā)生異常帶來的異常 檢測信號和所述監(jiān)視定時器的復位脈沖信號的發(fā)生作出響應，隨著產(chǎn)生1次脈 沖信號或多次脈沖信號，至少進行異常通知，而且是由從所述常規(guī)運轉(zhuǎn)單元的 常規(guī)運轉(zhuǎn)模式選擇并切換到所述疏散運轉(zhuǎn)單元的疏散運轉(zhuǎn)模式用的觸發(fā)器電 路或計數(shù)器電路構成的邏輯電路，該邏輯電路中添加驅(qū)動停止單元和存儲解除單元，所述驅(qū)動停止單元在確 定發(fā)生異常且加以存儲時起作用，是禁止驅(qū)動所述電負載中的一部分特定電負 載的門電路，所述存儲解除單元是利用對電源開關重新接通等人為操作作出響 應的復位脈沖信號，使所述異常發(fā)生存儲單元的異常存儲信號復原的單元。
21、 一種電子控制裝置，具有次外部電源供電并根據(jù)輸入傳感器群的工作狀況對電負載群進行驅(qū)動控制的微處理器，從外部工具對與該微處理器協(xié)同工 作的非易失性程序存儲器傳送并寫入含控制常數(shù)的控制程序，其特征在于，所述微處理器根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)中存放的控制程序進行 工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后以所述微處理 器運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和所述微處理 器運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放；所述MRAM還包含對來自所述微處理器的寫入指令信號作出響應并對指定 地址的存儲單元寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路、對來自 所述微處理器的讀出指令信號作出響應并從指定地址的存儲單元將所述保存 數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設置在所述數(shù)據(jù)存儲區(qū)的差錯寄存器或差錯 標記產(chǎn)生電路中的至少一方、以及零星發(fā)生異常判斷單元，并且構成將來自所 述微處理器的寫入指令信號通過寫入禁止/解除單元供給所述MRAM;所述差錯寄存器是特定地址存儲器，該特定地址存儲器在所述存儲單元保 存的數(shù)據(jù)有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯 數(shù)據(jù)是由所述微處理器加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或通過 依次讀出所述存儲單元的各地址的內(nèi)容而在新地址有誤碼則存放依次更新的 差錯數(shù)據(jù)；所述差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲單 元的并行數(shù)據(jù)有誤碼時，產(chǎn)生作為二值化邏輯信息的差錯標記；所述零星發(fā)生異常判斷單元是監(jiān)視并檢測出所述差錯寄存器是否存放差錯 數(shù)據(jù)、或是否發(fā)生所述差錯標記的每一規(guī)定期間差錯發(fā)生累計次數(shù)超過規(guī)定閾值時產(chǎn)生表示異常發(fā)生頻度過大的異常檢測信號的單元；所述寫入禁止/解除單元對存放所述控制程序的所述MRAM的程序存儲 區(qū)禁止將所述微處理器的寫入指令信號供給所述MRAM，并在處于連接外部工 具對所述MRAM寫入控制程序的狀態(tài)時，對所述微處理器解除所述寫入禁止 功能，在不連接外部工具、打算進行所述控制程序的修復寫入時，將所述寫入 禁止功能作為例外加以解除；其中對所述零星發(fā)生異常判斷單元進行異常判斷 時或進行多次異常判斷時作出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中 至少一方的異常處理。
22、 一種電子控制裝置，具有從外部電源供電并根據(jù)輸入傳感器群的工作 狀況對電負載群進行驅(qū)動控制的微處理器，從外部工具對與該微處理器協(xié)同工 作的非易失性程序存儲器傳送并寫入含控制常數(shù)的控制程序，其特征在于，所述微處理器根據(jù)作為能進行電讀寫的非易失性存儲器的MRAM (Magnetic Random Access Memory:磁隨機存取存儲器)中存放的控制程序進行工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后以所述微處理器運轉(zhuǎn)中未改變改寫的輸入輸出控制程序為主體的程序存儲區(qū)和所述微處理器運轉(zhuǎn)中隨時改變改寫的數(shù)據(jù)存儲區(qū)不同的地址區(qū)進行存放；所述MRAM還包含對來自所述微處理器的寫入指令信號作出響應并對指 定地址的存儲單元寫入添加糾錯碼的保存數(shù)據(jù)用的帶糾錯碼的寫入電路、對來 自所述微處理器的讀出指令信號作出響應并從指定地址的存儲單元將所述保 存數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設置在所述數(shù)據(jù)存儲區(qū)的差錯寄存器或差 錯標記產(chǎn)生電路、成為設置在所述程序存儲區(qū)的確認讀出單元和重復異常判斷 單元的控制程序、以及零星發(fā)生異常判斷單元；所述差錯寄存器是特定地址存儲器，該特定地址存儲器在所述存儲單元保 存的數(shù)據(jù)有錯碼時，將發(fā)生差錯的地址號當作差錯數(shù)據(jù)加以存放，該保存差錯 數(shù)據(jù)是由所述微處理器加以復原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯數(shù)據(jù)，或通過 依次讀出所述存儲單元的各地址的內(nèi)容而在新地址有誤碼則存放依次更新的 差錯數(shù)據(jù)；所述確認讀出單元對所述差錯寄存器存放的差錯數(shù)據(jù)作出響應，將所述差 錯數(shù)據(jù)復原或加以轉(zhuǎn)移疏散后，再次訪問差錯發(fā)生地址，再次讀出并確認所述 差錯寄存器的內(nèi)容；所述重復異常判斷單元在所述確認讀出單元讀出的差錯寄存器的內(nèi)容包含 相同的差錯數(shù)據(jù)時，判斷為同一地址的存儲器的內(nèi)容連續(xù)異常；所述差錯標記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲單 元的并行數(shù)據(jù)有誤碼時，產(chǎn)生作為二值化邏輯信息的差錯標記；所述零星發(fā)生異常判斷單元是監(jiān)視并檢測出所述差錯寄存器是否存放差錯 數(shù)據(jù)、或是否發(fā)生所述差錯標記的每一規(guī)定期間差錯發(fā)生累計次數(shù)超過規(guī)定閾 值時產(chǎn)生表示異常發(fā)生頻度過大的異常檢測信號的單元，而且對所述重復異常 判斷單元和零星發(fā)生異常判斷單元進行異常判斷時或進行多次異常判斷時作 出響應，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處理。
全文摘要
提高使用能方便地進行高速讀寫的非易失性存儲器MRAM的電子控制裝置的安全性。從外部工具(108)寫入控制程序的MRAM(120A)具有帶糾錯碼的寫入電路(122)、譯碼讀出電路(123)、以及將差錯發(fā)生地址號作為差錯數(shù)據(jù)寫入的差錯寄存器(125a、125b)，若在指定差錯發(fā)生地址并進行確認讀出時仍然發(fā)生差錯，則進行重復異常判斷，并作異常通知。MRAM(120A)的程序存儲區(qū)通常為寫入禁止狀態(tài)，連接外部工具(108)時解除禁止狀態(tài)。將差錯寄存器(125a、125b)設置在不成為寫入禁止對象的數(shù)據(jù)存儲區(qū)。
文檔編號G06F11/10GK101211286SQ20071016233
公開日2008年7月2日 申請日期2007年9月28日 優(yōu)先權日2006年12月28日
發(fā)明者中本勝也, 常數(shù)祥三, 橋本光司, 鈴木晉介 申請人:三菱電機株式會社