專利名稱：可檢測在電源故障期間發(fā)生寫入錯誤的存儲器件及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件及其操作方法，特別是涉及集成電路存儲器件及其操作方法。
背景技術(shù)：
集成電路器件中的差錯檢測和糾正(EDC)操作能檢測并能糾正諸如通過數(shù)據(jù)鏈路(如總線)傳輸并存儲在存儲單元中的損壞數(shù)據(jù)。這些EDC操作可使用傳統(tǒng)差錯檢測和糾正算法，包括Read-Solomon碼(RS碼)、Hamming碼、Bose-Chaudhuri-Hocquengem碼(BCH碼)和循環(huán)冗余校驗(CRC)碼，來檢測并能糾正有限數(shù)量的差錯(如軟差錯)。為在非易失性存儲器件中支持EDC操作，通常將寫入數(shù)據(jù)(如果必要的話，要對其進(jìn)行校驗和糾正)和用來對該寫入數(shù)據(jù)執(zhí)行EDC操作的相應(yīng)校驗位(如ECC校驗位)存儲在一起。在美國專利6,651,212中Katayama等公開了閃存器中執(zhí)行的一種典型EDC操作。
不幸的是，許多傳統(tǒng)算法僅能檢測相對少的錯誤(如1-2位)并可能糾正更少的檢測錯誤(如糾正1位)。因此，這些傳統(tǒng)算法大多不適合于在數(shù)據(jù)傳輸或存儲期間出現(xiàn)大量錯誤的環(huán)境。易受大量錯誤攻擊的一種存儲技術(shù)為非易失性存儲技術(shù)。例如，在正將大量數(shù)據(jù)寫入非易失性存儲單元的頁面(如4K非易失性存儲單元)中時，諸如閃存(如NAND或NOR)等低電源非易失性存儲技術(shù)在發(fā)生電源故障時易受攻擊。因此，在電源恢復(fù)之后，有必要使用一計算量不太大且當(dāng)已發(fā)生超過有限數(shù)量的錯誤時不會中止的EDC技術(shù)，來確定頁面數(shù)據(jù)中是否有錯誤存在。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例的支持檢錯操作的集成電路器件包括一非易失性存儲器件，其中有一包含多頁非易失性存儲單元的存儲陣列。該存儲器件可為一閃存器，然而，也可使用其他類型的存儲器件。這些其他類型的存儲器件包括MROM器件、PROM器件、FRAM器件和其他有關(guān)器件。這些實施例中也提供一存儲控制器。尤其是，該存儲控制器通過電路連接到該非易失性存儲器件，且被配置用于在一頁面寫入操作期間為該非易失性存儲器件提供多段頁面數(shù)據(jù)。該多段頁面數(shù)據(jù)包括多段寫入數(shù)據(jù)以及多段校驗和數(shù)據(jù)，其確定在該頁面寫入操作期間用寫入數(shù)據(jù)編程的若干非易失性存儲單元。在一頁面讀取操作期間也生成額外的校驗和數(shù)據(jù)，用于比較和錯誤檢測。
根據(jù)本發(fā)明的其他實施例，集成電路器件可包括一存儲器件，其中有一包含多頁存儲單元和一輸入/輸出控制電路的存儲陣列。該輸入/輸出控制電路通過電路連接到該存儲器件。該輸入/輸出控制電路被配置用于通過響應(yīng)一寫入指令以按順序?qū)⒍喽?如8位段)頁面數(shù)據(jù)寫入該存儲器件來支持一頁面寫入操作。該多段包括至少一段數(shù)據(jù)，其確定在該頁面寫入操作期間待用寫入數(shù)據(jù)編程的存儲單元的數(shù)量。該輸入/輸出控制電路被進(jìn)一步配置用于通過將該至少一段數(shù)據(jù)與確定在該頁面寫入操作期間用寫入數(shù)據(jù)實際編程的存儲單元數(shù)量的額外數(shù)據(jù)作比較，來支持一頁面讀取操作。當(dāng)發(fā)生電源故障事件時，用寫入數(shù)據(jù)實際編程的存儲單元的數(shù)量可與將要用寫入數(shù)據(jù)編程的存儲單元的數(shù)量不同。在某些情況下，該至少一段數(shù)據(jù)可由第一校驗和數(shù)據(jù)組成，且該額外數(shù)據(jù)可由第二校驗和數(shù)據(jù)組成。該校驗和數(shù)據(jù)可由該輸入/輸出控制電路中的一校驗和生成器生成。
在本發(fā)明實施例中，該輸入/輸出控制電路還可包括一數(shù)據(jù)通路選擇電路，其處于該集成電路器件的一讀取/寫入數(shù)據(jù)通路中，且該校驗和生成器與該讀取/寫入通路連接。該數(shù)據(jù)通路選擇電路包括一第一開關(guān)，其對一有效標(biāo)記信號作出響應(yīng)。在頁面寫入操作期間，該有效標(biāo)記信號使校驗和數(shù)據(jù)能被傳送到該存儲器件。也可提供一第二開關(guān)，以響應(yīng)該有效標(biāo)記信號，從而將校驗和數(shù)據(jù)從該校驗和生成器發(fā)送到該第一開關(guān)?？蓪⒃摯鎯ζ骷驮撦斎?輸出控制電路置于同一半導(dǎo)體襯底或單獨集成電路襯底上。
本發(fā)明實施例還包括一集成電路器件，其中有一非易失性存儲器件和存儲控制器。該非易失性存儲器件中有一存儲陣列，其包含多頁非易失性存儲單元。每個這些存儲單元可支持一位或多位數(shù)據(jù)(如2位表示4個可能二進(jìn)制值00、01、10和11)。該存儲控制器通過電路連接到該非易失性存儲器件。該存儲控制器被配置用于在一頁面寫入操作期間為該非易失性存儲器件提供多段頁面數(shù)據(jù)。這些多段包括多段校驗和數(shù)據(jù)，其共同確定在該頁面寫入操作期間待用寫入數(shù)據(jù)編程的非易失性存儲單元的數(shù)量。在本發(fā)明實施例中，該存儲控制器甚至還可包括一附加存儲陣列(如“校驗和數(shù)據(jù)”存儲陣列)，被配置用于存儲在該頁面寫入操作期間傳送到該非易失性存儲器件的多段校驗和數(shù)據(jù)的副本。
該存儲控制器也被配置用于支持一頁面讀取操作。該頁面讀取操作可包括將該頁面讀取操作期間從該非易失性存儲器件接收的多段校驗和數(shù)據(jù)，與該頁面寫入操作期間用來確定用寫入數(shù)據(jù)實際編程的該存儲陣列中存儲單元數(shù)量的額外校驗和數(shù)據(jù)作比較。當(dāng)在該頁面寫入操作期間發(fā)生電源故障時，用寫入數(shù)據(jù)實際編程的存儲單元數(shù)量可小于要用寫入數(shù)據(jù)編程的存儲單元數(shù)量。在該頁面寫入操作期間生成的多段校驗和數(shù)據(jù)以及在該頁面讀取操作期間生成的額外校驗和數(shù)據(jù)可由一校驗和數(shù)據(jù)生成器生成。
本發(fā)明實施例還包括操作一集成電路存儲器件的方法，其從該存儲器件接收的第一數(shù)據(jù)生成第一校驗和數(shù)據(jù)，之后將該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)寫入該存儲器件中的一非易失性存儲陣列。之后，從該非易失性存儲陣列中讀取該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)。為支持錯誤檢測，從讀自該非易失性存儲陣列中的第一數(shù)據(jù)生成第二校驗和數(shù)據(jù)。將該第二校驗和數(shù)據(jù)與從該非易失性存儲陣列中讀取的第一校驗和數(shù)據(jù)作比較，以檢測它們之間的差異。有差異存在就意味著在將該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)寫入該非易失性存儲陣列的操作期間發(fā)生電源故障。
根據(jù)本實施例中的這些方法，生成第一校驗和數(shù)據(jù)的步驟可包括從多段第一數(shù)據(jù)中生成多段校驗和數(shù)據(jù)，且寫入步驟可包括通過一數(shù)據(jù)總線按順序?qū)懭攵喽蔚谝粩?shù)據(jù)和多段校驗和數(shù)據(jù)。生成第一校驗和數(shù)據(jù)的步驟可包括當(dāng)該存儲器件中處理多段第一數(shù)據(jù)時，使用一加法器和累積寄存器生成中間校驗和數(shù)據(jù)值。
本發(fā)明實施例還包括操作一集成電路存儲器件的方法，其從該存儲器件接收的第一數(shù)據(jù)生成第一校驗和數(shù)據(jù)，之后使用一頁面寫入操作將該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)寫入該存儲器件中的一非易失性存儲陣列。為支持檢錯操作，也將該第一校驗和數(shù)據(jù)的副本寫入該存儲器件中的一附加“校驗和”存儲陣列。此后，在一頁面讀取操作期間，從該非易失性存儲陣列中讀取該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)，且在從該附加存儲陣列中讀取的第一校驗和數(shù)據(jù)的副本與從該非易失性存儲陣列中讀取的第一校驗和數(shù)據(jù)之間進(jìn)行比較。若該比較結(jié)果發(fā)現(xiàn)不相等，則可得出該第一數(shù)據(jù)中存在一個或多個錯誤的結(jié)論。


圖1是根據(jù)本發(fā)明實施例的一集成電路存儲器件的方框圖；圖2是圖1所示電源故障判斷電路以及數(shù)據(jù)通路選擇電路的詳細(xì)方框圖；圖3是圖2所示校驗和數(shù)據(jù)生成器的方框圖；圖4A表示圖3校驗和數(shù)據(jù)生成器所執(zhí)行的生成校驗和數(shù)據(jù)的操作圖；圖4B表示當(dāng)圖1存儲器件中正執(zhí)行寫入操作時，發(fā)生的電源故障如何導(dǎo)致數(shù)據(jù)錯誤；圖4C表示圖3校驗和數(shù)據(jù)生成器所執(zhí)行的生成校驗和數(shù)據(jù)的額外操作圖；圖5是圖1存儲器件所執(zhí)行的寫入和讀取操作流程圖；圖6A表示圖1存儲器件中寫入操作的時序圖；圖6B表示圖1存儲器件中讀取操作的時序圖；圖7是根據(jù)本發(fā)明其他實施例的一多芯片集成電路存儲器件的方框圖；圖8是根據(jù)本發(fā)明其他實施例的一多芯片集成電路存儲器件的方框圖。
具體實施例方式
現(xiàn)在將參照附圖中表示的本發(fā)明優(yōu)選實施例，更完整描述本發(fā)明。然而，本發(fā)明可體現(xiàn)為許多不同形式，且不應(yīng)認(rèn)為局限于這里提出的實施例，相反，提供這些實施例是為了使公開的內(nèi)容更徹底和全面，并向本領(lǐng)域中的技術(shù)人員完整傳達(dá)本發(fā)明的范圍。文中相同標(biāo)記數(shù)字指相同的部件。也可對信號作同步和/或進(jìn)行簡單布爾操作(如反相)，而不認(rèn)為是不同信號。例如，對一信號名所加的后綴B(或前綴符號″/″)也可表示一互補(bǔ)數(shù)據(jù)或信息信號、或一有效低電平控制信號。
現(xiàn)在參照圖1，將描述根據(jù)本發(fā)明實施例的一集成電路存儲器件100。這里將該存儲器件100作為一非易失性存儲器件，如一NAND型閃存器。然而，其他類型的存儲器件可表示可供選擇的本發(fā)明實施例。這些存儲器件的某些包括MROM器件、PROM器件、FRAM器件以及NOR型閃存器。圖示存儲器件100包括一存儲陣列110，可將其排列成多行和多列的非易失性存儲單元。例如，可將每行存儲陣列110作為包含一“頁”存儲單元，且常見頁寬可為4K位(即4096個存儲單元)大小或更大。如這里所述，將每行存儲陣列110作為一528字節(jié)的頁寬，其包括526個主要數(shù)據(jù)字節(jié)和2個備用(spare)數(shù)據(jù)字節(jié)，每個字節(jié)包含8位數(shù)據(jù)。在本發(fā)明實施例中也可使用不同頁寬的存儲陣列。此外，根據(jù)應(yīng)用不同可改變一頁中主要數(shù)據(jù)字節(jié)數(shù)和備用數(shù)據(jù)字節(jié)數(shù)的分配。例如，當(dāng)在每一數(shù)據(jù)頁中要存儲事件差錯檢測和糾正(EDC)位(或其他診斷位)時，可能需要更多的備用數(shù)據(jù)字節(jié)。
在一寫入或讀取操作期間，一行選擇器120(也叫作行解碼器)可根據(jù)控制邏輯130生成的一行地址，選擇該存儲陣列110中的一行存儲單元。該存儲陣列110根據(jù)該控制邏輯130生成的控制信號，通過電耦接(如通過位線)到一頁寄存器和檢測放大器電路140。該頁寄存器和檢測放大器電路140的寬度可與該存儲陣列110的頁寬相等。在寫入操作(如編程操作)期間，該頁寄存器和檢測放大器電路140用輸入的數(shù)據(jù)驅(qū)動該存儲陣列110中的列。在讀取操作期間，該頁寄存器和檢測放大器電路140檢測并放大從存儲陣列110的列中接收的數(shù)據(jù)。
該頁寄存器和檢測放大器電路140根據(jù)一列地址，電耦接到一列選擇電路150。該列選擇電路150電耦接到一數(shù)據(jù)通路選擇電路160。在寫入操作期間，該列選擇電路150將來自該數(shù)據(jù)通路選擇電路160的寫入數(shù)據(jù)發(fā)送到該頁寄存器和檢測放大器電路140中的各段中。在讀取操作期間，該列選擇電路150將來自該頁寄存器和檢測放大器電路140中的各段的讀取數(shù)據(jù)發(fā)送到該數(shù)據(jù)通路選擇電路160中。為該列選擇電路150被配置用于在一單個時鐘周期期間，將8位(即一字節(jié))發(fā)送到該頁寄存器和檢測放大器電路140、且該頁寄存器和檢測放大器電路140支持4224位數(shù)據(jù)(4224＝526×8主要位+2×8備用位)時，則在一跨越528個連續(xù)時鐘周期的頁寫入操作期間，該列地址可順序通過528個連續(xù)地址。
該數(shù)據(jù)通路選擇電路160電耦接到該列選擇電路150、輸入/輸出緩沖器170以及電源故障判斷電路180。位于該存儲器件100的一讀取/寫入數(shù)據(jù)通路中的該數(shù)據(jù)通路選擇電路160也響應(yīng)該控制邏輯130生成的控制信號。在某些實施例中，可將該存儲陣列110、該頁寄存器和檢測放大器電路140以及該列選擇電路150置于一第一半導(dǎo)體襯底上(與一有關(guān)輸入/輸出緩沖器一起)，且可將該數(shù)據(jù)通路選擇電路160、電源故障判斷電路180、控制邏輯130以及輸入/輸出緩沖器170置于一第二半導(dǎo)體襯底上。
如圖2所示，該數(shù)據(jù)通路選擇電路160響應(yīng)于(i)該控制邏輯130生成的一讀取/寫入控制信號READ；以及(ii)該電源故障判斷電路180生成的一標(biāo)記信號FLAG?？蓪⒆x取/寫入控制信號READ設(shè)置為一表示讀取操作的第一邏輯電平(如邏輯1)以及一表示寫入操作的第二邏輯電平(如邏輯0)。該標(biāo)記信號FLAG由該電源故障判斷電路180中的一控制器183生成。如下面更全面的解釋，可將該標(biāo)記信號FLAG切換到一有效電平從而生成校驗和數(shù)據(jù)。
圖示數(shù)據(jù)通路選擇電路160包括一第一開關(guān)161以及一第二開關(guān)162，其響應(yīng)于該讀取/寫入控制信號READ。當(dāng)將該讀取/寫入控制信號READ設(shè)置為一表示寫入操作的電平時，使該第一開關(guān)161啟用，且當(dāng)將該讀取/寫入控制信號READ設(shè)置為一表示讀取操作的電平時，使該第二開關(guān)162啟用。當(dāng)在寫入操作期間被啟用時，該第一開關(guān)161通過一第一數(shù)據(jù)總線DB1將來自該輸入/輸出緩沖器170的寫入數(shù)據(jù)傳送到該列選擇器150，且該第二開關(guān)被禁用。該第一數(shù)據(jù)總線DB1也被耦接到一校驗和數(shù)據(jù)生成器181的一輸入端。反之，在讀取操作期間，該第二開關(guān)162通過一第二數(shù)據(jù)總線DB2將來自該列選擇器150的讀取數(shù)據(jù)傳送到該輸入/輸出緩沖器170，且該第一開關(guān)161被禁用。該第二數(shù)據(jù)總線DB2也被耦接接到一寄存器組184中的一第二寄存器184b的一輸入端。此外，在寫入操作期間，該第一開關(guān)161可響應(yīng)一有效標(biāo)記信號FLAG，以通過該第一數(shù)據(jù)總線DB1將來自該電源故障判斷電路180中的一開關(guān)182的額外寫入數(shù)據(jù)(如校驗和數(shù)據(jù))傳送到該列選擇器150。如下面的更全面解釋，可在圖6A所示的一寫入操作的末端(如一528周期的寫入操作的最后2個周期)，將該額外寫入數(shù)據(jù)傳送到該列選擇器150。此外，可將該存儲陣列110、行選擇器120、頁寄存器和檢測放大器電路140以及列選擇器150包含在一第一集成電路芯片中，且將該控制邏輯130、電源故障判斷電路180以及數(shù)據(jù)通路選擇器160包含在同一第一集成電路芯片中或另一第二集成電路芯片中?？蓪⒃摽刂七壿?30、電源故障判斷電路180以及數(shù)據(jù)通路選擇器160一起作為一輸入/輸出控制電路，其執(zhí)行如下所述的校驗和生成以及電源故障檢測操作。
圖2的電源故障判斷電路180被配置用于檢測在將數(shù)據(jù)寫入該存儲陣列110的操作期間是否出現(xiàn)電源故障。如果有的話，該檢測發(fā)生在從該存儲陣列110讀取損壞寫入數(shù)據(jù)(以及可能的損壞校驗和數(shù)據(jù))并通過該電源故障判斷電路180檢查錯誤之時。在寫入操作期間，該校驗和數(shù)據(jù)生成器181按順序處理該第一數(shù)據(jù)總線DB1上提供的輸入的每個字節(jié)的寫入數(shù)據(jù)。如下面參照圖6A的更全面描述，在將一頁數(shù)據(jù)寫入該存儲陣列110的每次操作期間，該校驗和數(shù)據(jù)生成器181可按順序處理526字節(jié)(每字節(jié)8位)寫入數(shù)據(jù)。根據(jù)該順序處理操作，該校驗和數(shù)據(jù)生成器181生成一所計算的校驗和數(shù)據(jù)值(CSD)，將其提供給一開關(guān)182。該開關(guān)182響應(yīng)由該控制器183生成的標(biāo)記信號FLAG以及該讀取/寫入控制信號READ。當(dāng)將該讀取/寫入控制信號READ設(shè)置為表示寫入操作時，一旦收到一有效標(biāo)記信號FLAG，該開關(guān)182即將來自該校驗和生成器181的計算的校驗和數(shù)據(jù)(CSD)發(fā)送到該開關(guān)161的一輸入端。之后該開關(guān)161通過該第一數(shù)據(jù)總線DB1將該校驗和數(shù)據(jù)(CSD)發(fā)送到該列選擇器150。另外，當(dāng)將該讀取/寫入控制信號READ設(shè)置為表示讀取操作時，該開關(guān)182將最近計算的校驗和數(shù)據(jù)(CSD)發(fā)送到該寄存器組184中的一第一寄存器184a。在讀取操作期間，該第二寄存器184b也將裝載由該第二數(shù)據(jù)總線DB2提供的校驗和數(shù)據(jù)。在從該存儲陣列110讀取一頁數(shù)據(jù)的操作期間，從該列選擇器150接收來自該第二數(shù)據(jù)總線DB2的校驗和數(shù)據(jù)。這些第一和第二寄存器184a和184b與在該控制器183已收到一預(yù)定數(shù)量周期的時鐘信號CLK之后由該控制器183生成的一鎖存信號CSD_LAT的前緣同步。
如圖3和4A所示，可將該校驗和生成器181配置用于在寫入和讀取操作期間，從該第一數(shù)據(jù)總線DB1提供的一順序數(shù)據(jù)字節(jié)流(如526個8位數(shù)據(jù)字節(jié))生成一校驗和數(shù)據(jù)值CSD。在寫入操作期間，通過開關(guān)182和161將所生成的校驗和數(shù)據(jù)值CSD(如2字節(jié)值)發(fā)送到該第一數(shù)據(jù)總線DB1，然而，在讀取操作期間，將所生成的校驗和數(shù)據(jù)值CSD發(fā)送到該寄存器組184中的第一寄存器184a，以支持檢錯操作(如檢測在之前寫入操作期間發(fā)生電源故障事件所致的一處或多處錯誤)。該校驗和生成器181包括一反相器電路181a、一加法器181b以及一累積寄存器181c，其響應(yīng)于控制邏輯130生成的時鐘信號CLK。寄存器181c生成一校驗和值，將其反饋到加法器181b，從而將校驗和數(shù)據(jù)中間值與由該第一數(shù)據(jù)總線DB1接收的每個數(shù)據(jù)字節(jié)生成的輸入的校驗和數(shù)據(jù)更新值相加。
如圖4A所示，可通過計算一數(shù)據(jù)值(表示為D(x))的1的補(bǔ)碼生成校驗和數(shù)據(jù)值。這可通過使用該反相器181a將該數(shù)據(jù)值D(x)中的每個單獨位取反來實現(xiàn)。之后使用加法器181b將取反后數(shù)據(jù)值中的邏輯1值的數(shù)目加到一起。在圖4A的所示例子中，一16位數(shù)據(jù)值D(x)的1的補(bǔ)碼包含7個邏輯1值，其表示該校驗和數(shù)據(jù)值(CSD)可用二進(jìn)制格式表示為00111。本領(lǐng)域中的技術(shù)人員應(yīng)理解，二進(jìn)制CSD值的長度等于log2N+1，其中N等于從其中計算該CSD值的數(shù)據(jù)值D(x)中的位數(shù)。因此，當(dāng)N＝16時，該二進(jìn)制CSD值的長度等于5(log216+1＝5)。N的值不必與寫入操作期間被編程的一頁中的存儲單元的數(shù)量相當(dāng)。例如，圖4C表示當(dāng)一存儲陣列中的非易失性存儲單元每個單元支持2位編程數(shù)據(jù)時(即每個單元有1個未編程狀態(tài)和3個可編程狀態(tài))，如何確定一校驗和數(shù)據(jù)值。在該情況下，8個存儲單元可生成16位數(shù)據(jù)D(x)。確定該16位的1的補(bǔ)碼，之后執(zhí)行一加法操作，以確定該數(shù)據(jù)D(x)的補(bǔ)碼中邏輯1的數(shù)量。如圖示，該數(shù)等于二進(jìn)制格式的6(即CSD＝000110)。該數(shù)表示可在每單元支持2位的3個單元中存儲校驗和數(shù)據(jù)。
圖4B表示一非易失性存儲陣列(如閃存陣列)中21個相鄰存儲單元的一初始未編程狀態(tài)。這些未編程狀態(tài)表示為邏輯1值。這些存儲單元中的16個被配置用于支持一存儲器件在寫入操作期間接收的實際數(shù)據(jù)，且這些存儲單元中的5個被配置用于支持一校驗和數(shù)據(jù)值，其確定在寫入操作期間16個存儲單元中有幾個要被編程。圖示待寫入的16位數(shù)據(jù)值D(x)包括7個邏輯0值，其表示在寫入操作期間這16個存儲單元中有7個接收實際數(shù)據(jù)的單元要被編程。通過確定該數(shù)據(jù)值D(x)的1的補(bǔ)碼并將所有邏輯1值加到一起，可生成一校驗和數(shù)據(jù)值7。該校驗和數(shù)據(jù)值Z(D(x))以二進(jìn)制格式表示為00111。圖4B也表示在寫入操作(如編程操作)期間發(fā)生電源故障如何導(dǎo)致較少數(shù)量的邏輯0值被寫入保持有實際數(shù)據(jù)的16個存儲單元以及保持有校驗和數(shù)據(jù)值的5個存儲單元中?？赏ㄟ^評測編程后(即已執(zhí)行一頁面寫入操作之后)這些存儲單元的最終狀態(tài)來檢測電源故障。如圖4B所示，這些存儲單元的最終狀態(tài)反映多個錯誤，其中D′(x)表示實際寫入數(shù)據(jù)(含錯誤)，且Z′(D(x))表示被編程的校驗和數(shù)據(jù)值(含錯誤)。圖4B的底部也表示在讀取操作期間，從D′(x)即錯誤的寫入數(shù)據(jù)生成的一校驗和數(shù)據(jù)值。該校驗和數(shù)據(jù)值表示為00100，其小于最初正確值00111，且也小于錯誤值Z′(D(x))，其等于10111(即二進(jìn)制格式的23)。
因此，如圖5所示，從該存儲陣列110中讀取錯誤數(shù)據(jù)、之后將從該錯誤數(shù)據(jù)值計算得到的一校驗和數(shù)據(jù)值(即Z(D′(x)))與直接從該存儲陣列110中讀取的一正確(或錯誤)校驗和值(如Z′(D(x))作比較，就可得出一判斷，即在之前的將一頁數(shù)據(jù)寫入該存儲陣列110的操作期間是否發(fā)生了電源故障。尤其是，圖5中的框S100表示從一頁寫入數(shù)據(jù)生成第一校驗和數(shù)據(jù)的操作。之后將該第一校驗和數(shù)據(jù)(即圖2所示CSD)通過開關(guān)182和161發(fā)送到數(shù)據(jù)總線DB1和列選擇器150。之后將該頁寫入數(shù)據(jù)和該第一校驗和數(shù)據(jù)按順序遞送到頁寄存器和檢測放大器電路140，然后在框S120中并行寫入該存儲陣列110中。之后，在框S140所示讀取操作中，通過第二開關(guān)162將之前的頁面寫入數(shù)據(jù)和該第一校驗和數(shù)據(jù)按順序傳送給數(shù)據(jù)總線DB2。之后將該頁寫入數(shù)據(jù)傳送給輸入/輸出緩沖器170，并將從存儲器件中讀取的第一校驗和數(shù)據(jù)傳送給第二寄存器184b。同樣，在這些讀取操作期間，由校驗和數(shù)據(jù)生成器181計算第二校驗和數(shù)據(jù)，并通過開關(guān)182傳送給第一寄存器184a。從自列選擇器150傳送給第二開關(guān)162的頁面數(shù)據(jù)中生成該第二校驗和數(shù)據(jù)。
現(xiàn)在參照框S160，在該第二寄存器184b中的第一校驗和數(shù)據(jù)與該第一寄存器184a中的第二校驗和數(shù)據(jù)之間執(zhí)行一比較操作。該比較操作由圖2所示比較器185執(zhí)行。若該第一校驗和數(shù)據(jù)和該第二校驗和數(shù)據(jù)相等，則在框S180中認(rèn)為從該存儲陣列110中讀取的數(shù)據(jù)有效，且該比較器生成一無效電平信號(READ_PF)，其表示無電源故障錯誤。可是，若該第一校驗和數(shù)據(jù)和該第二校驗和數(shù)據(jù)不相等，則在框S200中認(rèn)為從該存儲陣列110中讀取的數(shù)據(jù)無效，且該比較器生成一有效電平信號(READ_PF)，其表示在傳送到輸入/輸出緩沖器170的數(shù)據(jù)中出現(xiàn)至少一個電源故障錯誤?？蓪⒃撔盘朢EAD_PF記載在控制邏輯130中的狀態(tài)寄存器131中，并生成信號R/nB，其表示提供給一輸出端口I/Oi的讀取數(shù)據(jù)中的一錯誤/無錯誤情形。
如圖6A所示，可用圖1控制邏輯130所生成時鐘信號CLK來生成一周期性的寫使能信號/WE。該寫使能信號/WE與從輸入/輸出端口I/Oi到列選擇器150串行傳輸?shù)?位數(shù)據(jù)同步。圖示該傳輸跨越528個寫使能信號/WE周期。該528個周期中的前526個專用于通過列選擇器150將8位數(shù)據(jù)字節(jié)寫入頁寄存器和檢測放大器140中。收到第526個周期的/WE后，觸發(fā)生成一有效標(biāo)記信號FLAG。該有效標(biāo)記信號FLAG由電源故障判斷電路180中的開關(guān)182以及數(shù)據(jù)通路選擇器160中的第一開關(guān)161接收。作為響應(yīng)，將校驗和數(shù)據(jù)生成器181生成的校驗和數(shù)據(jù)值CSD通過列選擇器150傳送到頁寄存器和檢測放大器電路140中。圖示校驗和數(shù)據(jù)值CSD需要2個8位字節(jié)(即CSD0和CSD1)。要求2個字節(jié)是必要的，因為該校驗和數(shù)據(jù)值CSD的長度為13位(即Log2(526字節(jié)×8位/字節(jié))+1＝13)。
對上述參照圖6A所作的類似時序要求在讀取操作中同樣需要，其用一讀使能信號/RE來同步。圖6B表示讀取操作的時序圖。在該時序圖中，通過生成一有效高電平標(biāo)記信號FLAG，以將第一校驗和數(shù)據(jù)從頁寄存器和檢測放大器140傳送到寄存器組184中的第二寄存器184b，以及將第二校驗和數(shù)據(jù)從開關(guān)182傳送到寄存器組184中的第一寄存器184a。通過生成有效高電平標(biāo)記信號FLAG，同樣會生成2個周期的鎖存信號CSD_LAT，其使2個8位字節(jié)校驗和數(shù)據(jù)((CSD0，CSD1)和(CSD0′，CSD1′))被裝載到寄存器組184中的每個寄存器中。
根據(jù)本發(fā)明其他實施例的集成電路存儲器件利用單獨的存儲器件和控制器電路。如圖7所示，一集成電路存儲器件100包括一非易失性存儲器件1200以及一存儲控制器1400，其可被配置為單獨的集成電路芯片。在本發(fā)明某些實施例中，該非易失性存儲器件1200可為一通用的現(xiàn)貨供應(yīng)閃存器或其他類型的非易失性存儲器件。圖示該存儲器件1200對多個數(shù)據(jù)和控制信號作出響應(yīng)，如所示R/nB、控制信號和I/Oi。該存儲器件控制器1400包括一控制邏輯電路1420、一數(shù)據(jù)通路選擇單元1460以及一電源故障判斷電路1440。該控制邏輯電路1420、數(shù)據(jù)通路選擇單元1460以及電源故障判斷電路1440與圖1-2中的控制邏輯電路130、電源故障判斷電路180以及數(shù)據(jù)通路選擇電路160等價，這里不必進(jìn)一步描述。這些電路可共同表示另一類型的輸入/輸出控制電路。
圖8表示根據(jù)本發(fā)明另一實施例的一集成電路存儲器件2000。圖示存儲器件2000包括一非易失性存儲器件1200以及一存儲控制器2400，其被配置為電耦接在一起的單獨集成電路芯片，甚至也可封裝在一起。該存儲控制器2400包括一控制邏輯電路2420以及一附加存儲器件2440。該存儲控制器2400對一命令主機(jī)(HOST)所生成的信號作出響應(yīng)。該控制邏輯電路2420被配置用于執(zhí)行圖7控制邏輯電路1420、數(shù)據(jù)通路選擇單元1460以及電源故障判斷電路1440所執(zhí)行的許多功能，然而該附加存儲器件2440被用于存儲在寫入操作期間欲存儲在非易失性存儲器件1200中的原始校驗和數(shù)據(jù)的副本。尤其是，在寫入操作期間，將控制邏輯電路2420中生成的校驗和數(shù)據(jù)提供給非易失性存儲器件1200以及附加存儲器件2440。之后，在讀取操作期間，將從非易失性存儲器件1200中讀取的校驗和數(shù)據(jù)與從附加存儲器件2440中讀取的相應(yīng)校驗和數(shù)據(jù)作比較。執(zhí)行該比較操作以確定在當(dāng)初將該校驗和數(shù)據(jù)寫入非易失性存儲器件1200時，是否有電源故障事件發(fā)生。使用附加存儲器件2440消除了需要在讀取操作期間獨立計算校驗和數(shù)據(jù)，并因此降低了相對于圖1器件100和圖7器件1000而言的讀取操作的實際時延。
在附圖和說明書中，已公開本發(fā)明的典型優(yōu)選實施例，且盡管采用了特定術(shù)語，它們只具有一般的描述性意義，而不是用來作限制，本發(fā)明的權(quán)利要求闡述了本發(fā)明的范圍。此外，所有權(quán)利要求敘述中，應(yīng)將對在一操作期間要被編程的存儲單元數(shù)或被編程的存儲單元數(shù)的描述作為涵蓋等價情形，其中“數(shù)”實際表示未編程存儲單元，且已編程存儲單元數(shù)可通過從單元總數(shù)中減去未編程單元數(shù)推導(dǎo)出來。
權(quán)利要求
1.一集成電路器件，包括一存儲器件，其中具有一包含多頁存儲單元的存儲陣列；以及一輸入/輸出控制電路，其通過電耦接到所述存儲器件，所述輸入/輸出控制電路被配置用于響應(yīng)一寫入指令，按順序?qū)⒍喽雾撁鏀?shù)據(jù)寫入所述存儲器件，以支持一頁面寫入操作，所述多段包括至少一段數(shù)據(jù)，其確定在頁面寫入操作期間要用寫入數(shù)據(jù)編程的存儲單元的數(shù)量。
2.根據(jù)權(quán)利要求1的器件，其中所述輸入/輸出控制電路被進(jìn)一步配置用于通過將該至少一段數(shù)據(jù)與確定在該頁面寫入操作期間用寫入數(shù)據(jù)實際編程的存儲單元數(shù)量的額外數(shù)據(jù)作比較，來支持一頁面讀取操作。
3.根據(jù)權(quán)利要求1的器件，其中該至少一段數(shù)據(jù)包括多段校驗和數(shù)據(jù)。
4.根據(jù)權(quán)利要求1的器件，其中所述輸入/輸出控制電路包括一校驗和生成器，被配置用于生成該至少一段數(shù)據(jù)。
5.根據(jù)權(quán)利要求2的器件，其中所述輸入/輸出控制電路包括一校驗和生成器，被配置用于在該頁面寫入操作期間生成該至少一段數(shù)據(jù)，且進(jìn)一步被配置用于在該頁面讀取操作期間生成該額外數(shù)據(jù)。
6.根據(jù)權(quán)利要求1的器件，其中所述輸入/輸出控制電路包括一數(shù)據(jù)通路選擇電路，其被置于該集成電路器件的一讀取/寫入數(shù)據(jù)通路中，所述數(shù)據(jù)通路選擇電路包括一第一開關(guān)，其在頁面寫入操作期間響應(yīng)于一有效標(biāo)記信號，以使校驗和數(shù)據(jù)被傳送到所述存儲器件。
7.根據(jù)權(quán)利要求6的器件，其中所述輸入/輸出控制電路還包括一連接到該讀取/寫入數(shù)據(jù)通路的校驗和生成器、以及一被配置用于響應(yīng)該有效標(biāo)記信號以將校驗和數(shù)據(jù)從該校驗和生成器發(fā)送到該第一開關(guān)的第二開關(guān)。
8.根據(jù)權(quán)利要求7的器件，其中所述輸入/輸出控制電路還包括一寄存器組，其有一被配置用于從該第二開關(guān)接收校驗和數(shù)據(jù)的第一寄存器、以及一被配置用于在頁面讀取操作期間從該讀取/寫入數(shù)據(jù)通路接收校驗和數(shù)據(jù)的第二寄存器。
9.根據(jù)權(quán)利要求6的器件，其中所述輸入/輸出控制電路被進(jìn)一步配置用于通過將該至少一段數(shù)據(jù)與確定在該頁面寫入操作期間用寫入數(shù)據(jù)實際編程的存儲單元數(shù)量的額外數(shù)據(jù)作比較，來支持一頁面讀取操作。
10.根據(jù)權(quán)利要求7的器件，其中所述輸入/輸出控制電路被進(jìn)一步配置用于通過將該至少一段數(shù)據(jù)與確定在該頁面寫入操作期間用寫入數(shù)據(jù)實際編程的存儲單元數(shù)量的額外數(shù)據(jù)作比較，來支持一頁面讀取操作。
11.根據(jù)權(quán)利要求1的器件，其中將所述存儲器件和所述輸入/輸出控制電路置于一共同的半導(dǎo)體襯底上。
12.一集成電路器件，包括一非易失性存儲器件，其中具有一包含多頁存儲單元的存儲陣列；以及一存儲控制器，其通過電耦接到所述非易失性存儲器件，所述存儲控制器被配置用于在一頁面寫入操作期間為所述非易失性存儲器件提供多段頁面數(shù)據(jù)，所述多段包括多段校驗和數(shù)據(jù)，其確定在該頁面寫入操作期間要用寫入數(shù)據(jù)編程的非易失性存儲單元數(shù)量。
13.根據(jù)權(quán)利要求12的器件，其中所述存儲控制器包括一存儲陣列，其被配置用于在該頁面寫入操作期間存儲傳送給該非易失性存儲器件的多段校驗和數(shù)據(jù)的副本。
14.根據(jù)權(quán)利要求12的器件，其中存儲控制器被進(jìn)一步配置用于將該頁面讀取操作期間從所述非易失性存儲器件接收的多段校驗和數(shù)據(jù)與該頁面寫入操作期間用來確定用寫入數(shù)據(jù)實際編程的該存儲陣列中存儲單元數(shù)量的額外校驗和數(shù)據(jù)作比較，來支持一頁面讀取操作。
15.根據(jù)權(quán)利要求14的器件，其中所述存儲控制器包括一校驗和數(shù)據(jù)生成器，其被配置用于在該頁面寫入操作期間生成多段校驗和數(shù)據(jù)，且進(jìn)一步被配置用于在該頁面讀取操作期間生成該額外校驗和數(shù)據(jù)。
16.根據(jù)權(quán)利要求14的器件，其中將所述非易失性存儲器件和所述存儲控制器置于單獨的集成電路襯底上。
17.一種操作一集成電路存儲器件的方法，包括步驟從該存儲器件所接收第一數(shù)據(jù)生成第一校驗和數(shù)據(jù)；將該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)寫入該存儲器件中的一非易失性存儲陣列中；之后從該非易失性存儲陣列中讀取該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)；從自該非易失性存儲陣列讀取的第一數(shù)據(jù)中生成第二校驗和數(shù)據(jù)；以及將該第二校驗和數(shù)據(jù)與從該非易失性存儲陣列中讀取的第一校驗和數(shù)據(jù)作比較，以檢測它們之間的差異。
18.根據(jù)權(quán)利要求17中的方法，其中所述生成第一校驗和數(shù)據(jù)的步驟包括從多段第一數(shù)據(jù)中生成多段校驗和數(shù)據(jù)；且其中所述寫入步驟包括通過一數(shù)據(jù)總線按順序?qū)懭攵喽蔚谝粩?shù)據(jù)和多段校驗和數(shù)據(jù)。
19.根據(jù)權(quán)利要求18中的方法，其中所述生成第一校驗和數(shù)據(jù)的步驟包括當(dāng)該存儲器件中處理多段第一數(shù)據(jù)時，使用一加法器和累積寄存器生成中間校驗和數(shù)據(jù)值。
20.一種操作一集成電路存儲器件的方法，包括步驟從該存儲器件所接收的第一數(shù)據(jù)生成第一校驗和數(shù)據(jù)；將該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)寫入該存儲器件中的一非易失性存儲陣列中；將該第一校驗和數(shù)據(jù)的副本寫入該存儲器件中的另一存儲陣列中；之后從該非易失性存儲陣列中讀取該第一數(shù)據(jù)和該第一校驗和數(shù)據(jù)；以及將從該另一存儲陣列中讀取的第一校驗和數(shù)據(jù)的副本與從該非易失性存儲陣列中讀取的第一校驗和數(shù)據(jù)作比較，以檢測它們之間的差異。
21.根據(jù)權(quán)利要求20中的方法，其中所述生成第一校驗和數(shù)據(jù)的步驟包括從多段第一數(shù)據(jù)中生成多段校驗和數(shù)據(jù)；且其中所述寫入步驟包括通過一數(shù)據(jù)總線按順序?qū)懭攵喽蔚谝粩?shù)據(jù)和多段校驗和數(shù)據(jù)。
全文摘要
支持錯誤檢測的集成電路器件包括一非易失性存儲器件，其中有一包含多頁存儲單元的存儲陣列。也提供一存儲控制器。該存儲控制器通過電路連接到該非易失性存儲器件，且被配置用于在一頁面寫入操作期間為該非易失性存儲器件提供多段頁面數(shù)據(jù)。該多段頁面數(shù)據(jù)包括多段校驗和數(shù)據(jù)，其確定在該頁面寫入操作期間待用寫入數(shù)據(jù)編程的若干非易失性存儲單元。在一頁面讀取操作期間也生成額外的校驗和數(shù)據(jù)用于比較和錯誤檢測。
文檔編號G06F12/00GK1770312SQ20051010377
公開日2006年5月10日 申請日期2005年9月23日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者鄭賢模, 樸贊益 申請人:三星電子株式會社