專利名稱：計(jì)算機(jī)通用串行接口總線接口電路中的并串轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及計(jì)算機(jī)通用串行接口總線(USB2.0)接口電路中的并串轉(zhuǎn)換電路。
背景技術(shù)：
1994年，Intel、Compaq、Digital、IBM、Microsoft、NEC、Nortel等7家計(jì)算機(jī)和通訊廠家為了解決PC在串行接口通訊中的速度、擴(kuò)展能力和易用性的問題，聯(lián)合成立了USB(Universal Serial Bus)論壇，并于1995年11月正式制訂了USB0.9通用串行總線規(guī)范，用于形成統(tǒng)一的PC外設(shè)接口標(biāo)準(zhǔn)。2000年發(fā)布的USB2.0規(guī)范提供了低速(1.5Mbps)、全速(12Mbps)和高速(480Mbps)的三種速率模式來適應(yīng)各種不同類型的外設(shè)。具體而言，使用USB接口，您可以將各種不同的設(shè)備使用“菊花鏈”的方式連接在PC上，并且最大可支持多達(dá)127個(gè)設(shè)備，加上即插即用以及熱插拔，與古老的串口以及并口相比，在使用上方便了許多。
目前，市面上的計(jì)算機(jī)通用串行接口總線(USB2.0)接口電路中的并串轉(zhuǎn)換電路使用的是普通移位寄存器，它們需花費(fèi)大量的D觸發(fā)器，并且需要0.18umCMOS集成電路制造工藝才能達(dá)到高速(480Mbps)的處理速度，成本較高。

發(fā)明內(nèi)容
本實(shí)用新型的目的是提供一種簡(jiǎn)單可靠、功耗低，能有效降低成本的計(jì)算機(jī)通用串行接口總線接口電路中的并串轉(zhuǎn)換電路。
為達(dá)上述目的，本實(shí)用新型的技術(shù)解決方案是通用串行接口總線(USB2.0)接口電路中的并串轉(zhuǎn)換電路包括復(fù)位使能電路和并串轉(zhuǎn)換主體電路兩部分，所說的復(fù)位使能電路包括D觸發(fā)器、異或門、或門、兩個(gè)與門和反相器，異或門的一個(gè)輸入端和或門的一個(gè)輸入端共同接D觸發(fā)器的數(shù)據(jù)輸入端，異或門的另一輸入端和或門的另一輸入端共同接D觸發(fā)器的數(shù)據(jù)輸出端，異或門的輸出端與第一與門的一輸入端相連，或門的輸出端與第二與門的一輸入端相連，第一與門的另一輸入端和第二與門的另一輸入端共同接D觸發(fā)器的時(shí)鐘端，第二與門的輸出端與反相器的輸入端相連，所說的并串轉(zhuǎn)換主體電路包括八個(gè)環(huán)形移位寄存器單元、八個(gè)傳輸門和一個(gè)D觸發(fā)器，每個(gè)環(huán)形移位寄存器單元由五個(gè)nmos管、四個(gè)pmos管及一個(gè)反相器組成，每個(gè)環(huán)形移位寄存器單元中有兩條支路，第一條支路由第一pmos管、第二pmos管、第一nmos管和第二nmos管依次串聯(lián)構(gòu)成，第二條支路由第三pmos管、第四pmos管、第三nmos管和第四nmos管依次串聯(lián)構(gòu)成，第一pmos管和第三pmos管的源極接電源，第二nmos管和第四nmos管的源極接地，第一pmos管的柵極和第二nmos管的柵極相連，并與各自單元反相器的輸入端、各自單元的第一輸出端及前一個(gè)單元的第二輸出端的共接點(diǎn)相連，第二pmos管的柵極接復(fù)位使能電路中的反相器的輸出端，第一nmos管的柵極接復(fù)位使能電路中的第二與門的輸出端，第三pmos管的柵極和第四nmos管的柵極相連，并連接到第二pmos管和第一nmos管的連接點(diǎn)上。第四pmos管的柵極接復(fù)位使能電路中的第二與門的輸出端，第三nmos管的柵極接復(fù)位使能電路中的反相器的輸出端，第四pmos管與第三nmos管的連接點(diǎn)連接到各自單元的第二輸出端，第一單元的第五nmos管的源極接電源，漏極接第一單元的第一輸出端，柵極接復(fù)位使能電路中的第一與門的輸出端，第二～八單元的第五nmos管的源極接地，漏極接各自單元的第一輸出端，柵極接復(fù)位使能電路中的第一與門的輸出端，八個(gè)傳輸門分別由一個(gè)pmos管和一個(gè)nmos管并聯(lián)而成，各個(gè)傳輸門中nmos管的柵極分別與第一～八單元的第一輸出端連接，各個(gè)pmos管的柵極分別與第一～八單元的反相器的輸出端連接，各個(gè)傳輸門的輸入端分別與并行數(shù)據(jù)輸入端相連接，各個(gè)傳輸門的輸出端都連接到并串轉(zhuǎn)換主體電路中的D觸發(fā)器的數(shù)據(jù)輸入端上，該D觸發(fā)器的數(shù)據(jù)輸出端接串行數(shù)據(jù)輸出端，時(shí)鐘端接復(fù)位使能電路中的第二與門的輸出端。
本實(shí)用新型的USB2.0接口電路中的并串轉(zhuǎn)換電路使用時(shí)，將外部的并轉(zhuǎn)串使能信號(hào)txoe_hs輸入到復(fù)位使能電路中D觸發(fā)器的數(shù)據(jù)輸入端上，外部的480MHz的時(shí)鐘周期信號(hào)clk480輸入到該D觸發(fā)器的時(shí)鐘端上，并轉(zhuǎn)串使能信號(hào)變?yōu)楦唠娖胶?，第一與門的輸出端將輸出為高電平的復(fù)位信號(hào)reset，該信號(hào)的脈沖寬度為半個(gè)480MHz周期，這個(gè)信號(hào)做為并串轉(zhuǎn)換主體電路的復(fù)位信號(hào)，第二與門的輸出端將輸出頻率為480MHz的移位翻轉(zhuǎn)時(shí)鐘CLK1，反相器的輸出端將輸出頻率為480MHz的移位翻轉(zhuǎn)反相時(shí)鐘CLK2，D觸發(fā)器的數(shù)據(jù)輸出端輸出串行數(shù)據(jù)有效信號(hào)txoe。外部的八位并行數(shù)據(jù)D1～D8輸入到并串轉(zhuǎn)換主體電路的八位數(shù)據(jù)輸入端上，并串轉(zhuǎn)換主體電路的復(fù)位信號(hào)變?yōu)楦唠娖胶螅⒋D(zhuǎn)換主體電路中的八個(gè)環(huán)形移位寄存器單元就自動(dòng)復(fù)位，第一單元的第一輸出端被置為高電平，第二～八單元的第一輸出端均置為低電平，這樣就只有第一單元的傳輸門處于導(dǎo)通狀態(tài)，其余單元的傳輸門不導(dǎo)通。然后八個(gè)環(huán)形移位寄存器單元在移位翻轉(zhuǎn)時(shí)鐘和移位翻轉(zhuǎn)反相時(shí)鐘控制下會(huì)依次打開八個(gè)單元的傳輸門，且能保證每次只有一個(gè)傳輸門處于導(dǎo)通狀態(tài)，并把導(dǎo)通的相應(yīng)數(shù)據(jù)送入并串轉(zhuǎn)換主體電路的D觸發(fā)器的數(shù)據(jù)輸入端中。這樣在每個(gè)480MHz的時(shí)鐘周期里并串轉(zhuǎn)換主體電路會(huì)依次讀入輸入速率為60MHz的八位并行數(shù)據(jù)中的一位數(shù)據(jù)，并串轉(zhuǎn)換主體電路中的D觸發(fā)器的數(shù)據(jù)輸出端將輸出串行數(shù)據(jù)di，從而實(shí)現(xiàn)高速并轉(zhuǎn)串的功能。復(fù)位使能電路在USB接口處于不發(fā)送狀態(tài)時(shí)，輸出的移位翻轉(zhuǎn)時(shí)鐘和移位翻轉(zhuǎn)反相時(shí)鐘處于不翻轉(zhuǎn)狀態(tài)，即并串轉(zhuǎn)換電路處于不工作狀態(tài)，從而降低了功耗。
本實(shí)用新型的有益效果是，可以用TSMC0.25um的標(biāo)準(zhǔn)CMOS集成電路工藝實(shí)現(xiàn)，不需要昂貴的0.18um CMOS的集成電路制造工藝，能有效降低成本，電路簡(jiǎn)單，高速低功耗，適于高速數(shù)據(jù)處理，能夠滿足USB2.0接口電路數(shù)據(jù)傳輸處理的要求。


圖1是本實(shí)用新型的構(gòu)成框圖。
圖2是復(fù)位使能電路圖。
圖3是并串轉(zhuǎn)換主體電路圖。
具體實(shí)施方式
參照?qǐng)D1，本實(shí)用新型的計(jì)算機(jī)通用串行接口總線接口電路中的并串轉(zhuǎn)換電路，包括復(fù)位使能電路I和并串轉(zhuǎn)換主體電路II兩部分。
復(fù)位使能電路I見圖2所示，它包括D觸發(fā)器1、異或門2、或門4、兩個(gè)與門3、5和反相器6，異或門2的一個(gè)輸入端A和或門4的一個(gè)輸入端B共同接D觸發(fā)器1的數(shù)據(jù)輸入端D，該端為并轉(zhuǎn)串使能信號(hào)txoe_hs輸入端。異或門2的另一輸入端B和或門4的另一輸入端A共同接D觸發(fā)器1的數(shù)據(jù)輸出端Q，該端為串行數(shù)據(jù)有效信號(hào)txoe的輸出端。異或門2的輸出端與第一與門3的一輸入端B相連，或門4的輸出端與第二與門5的一輸入端A相連，第一與門3的另一輸入端A和第二與門5的另一輸入端B共同接D觸發(fā)器1的時(shí)鐘端CLK，該端為480MHz時(shí)鐘信號(hào)clk480輸入端。第二與門5的輸出端與反相器6的輸入端相連。第一與門3的輸出端為復(fù)位信號(hào)reset的輸出端，第二與門5的輸出端為移位翻轉(zhuǎn)時(shí)鐘輸出端CLK1，反相器6的輸出端為移位翻轉(zhuǎn)反相時(shí)鐘輸出端CLK2。
并串轉(zhuǎn)換主體電路II見圖3所示，它包括八個(gè)環(huán)形移位寄存器單元、八個(gè)傳輸門TR1～TR8和一個(gè)D觸發(fā)器DF，每個(gè)環(huán)形移位寄存器單元由五個(gè)nmos管N1～N5、四個(gè)pmos管P1～P4及一個(gè)反相器V1組成，每個(gè)單元中有兩條支路，第一條支路由第一pmos管P1、第二pmos管P2、第一nmos管N1和第二nmos管N2依次串聯(lián)構(gòu)成，第二條支路由第三pmos管P3、第四pmos管P4、第三nmos管N3和第四nmos管N4依次串聯(lián)構(gòu)成，第一pmos管P1和第三pmos管P3的源極接電源VDD，第二nmos管N2和第四nmos管N4的源極接地GND，第一pmos管P1的柵極和第二nmos管N2的柵極相連，并與各自單元反相器V1的輸入端I1、各自單元的第一輸出端T及前一個(gè)單元的第二輸出端R的共接點(diǎn)相連，第二pmos管P2的柵極接復(fù)位使能電路I中的反相器6的輸出端，第一nmos管N1的柵極接復(fù)位使能電路I中的第二與門5的輸出端，第三pmos管P3的柵極和第四nmos管N4的柵極相連，并連接到第二pmos管P2和第一nmos管N1的連接點(diǎn)M1上，第四pmos管P4的柵極接復(fù)位使能電路I中的第二與門5的輸出端，第三nmos管N3的柵極接復(fù)位使能電路I中的反相器6的輸出端，第四pmos管P4與第三nmos管N3的連接點(diǎn)M2連接到各自單元的第二輸出端R，第一單元的第五nmos管N5的源極接電源VDD，漏極接第一單元的第一輸出端T，柵極接復(fù)位使能電路I中的第一與門3的輸出端，第二～八單元的第五nmos管N5的源極接地GND，漏極接各自單元的第一輸出端T，柵極接復(fù)位使能電路I中的第一與門3的輸出端，八個(gè)傳輸門分別由一個(gè)pmos管和一個(gè)nmos管并聯(lián)而成，各個(gè)傳輸門中nmos管的柵極分別與第一～八單元的第一輸出端T連接，各個(gè)pmos管的柵極分別與第一～八單元的反相器V1的輸出端連接，各個(gè)傳輸門的輸入端分別與并行數(shù)據(jù)輸入端D1～D8相連接，各個(gè)傳輸門的輸出端都連接到并串轉(zhuǎn)換主體電路II中的D觸發(fā)器DF的數(shù)據(jù)輸入端D上，該D觸發(fā)器DF的數(shù)據(jù)輸出端Q接串行數(shù)據(jù)輸出端di，時(shí)鐘端CLK接復(fù)位使能電路I中的第二與門5的輸出端。
上述的復(fù)位使能電路I和并串轉(zhuǎn)換主體電路II可集成于一塊芯片上。
權(quán)利要求1.計(jì)算機(jī)通用串行接口總線接口電路中的并串轉(zhuǎn)換電路，其特征是包括復(fù)位使能電路(I)和并串轉(zhuǎn)換主體電路(II)兩部分，所說的復(fù)位使能電路(I)包括D觸發(fā)器(1)、異或門(2)、或門(4)、兩個(gè)與門(3)、(5)和反相器(6)，異或門(2)的一個(gè)輸入端(A)和或門(4)的一個(gè)輸入端(B)共同接D觸發(fā)器(1)的數(shù)據(jù)輸入端(D)，異或門(2)的另一輸入端(B)和或門(4)的另一輸入端(A)共同接D觸發(fā)器(1)的數(shù)據(jù)輸出端(Q)，異或門(2)的輸出端與第一與門(3)的一輸入端(B)相連，或門(4)的輸出端與第二與門(5)的一輸入端(A)相連，第一與門(3)的另一輸入端(A)和第二與門(5)的另一輸入端(B)共同接D觸發(fā)器(1)的時(shí)鐘端(CLK)，第二與門(5)的輸出端與反相器(6)的輸入端相連，所說的并串轉(zhuǎn)換主體電路(II)包括八個(gè)環(huán)形移位寄存器單元、八個(gè)傳輸門(TR1～TR8)和一個(gè)D觸發(fā)器(DF)，每個(gè)環(huán)形移位寄存器單元由五個(gè)nmos管(N1～N5)、四個(gè)pmos管(P1～P4)及一個(gè)反相器(V1)組成，每個(gè)環(huán)形移位寄存器單元中有兩條支路，第一條支路由第一pmos管(P1)、第二pmos管(P2)、第一nmos管(N1)和第二nmos管(N2)依次串聯(lián)構(gòu)成，第二條支路由第三pmos管(P3)、第四pmos管(P4)、第三nmos管(N3)和第四nmos管(N4)依次串聯(lián)構(gòu)成，第一pmos管(P1)和第三pmos管(P3)的源極接電源(VDD)，第二nmos管(N2)和第四nmos管(N4)的源極接地(GND)，第一pmos管(P1)的柵極和第二nmos管(N2)的柵極相連，并與各自單元反相器(V1)的輸入端(I1)、各自單元的第一輸出端(T)及前一個(gè)單元的第二輸出端(R)的共接點(diǎn)相連，第二pmos管(P2)的柵極接復(fù)位使能電路(I)中的反相器(6)的輸出端，第一nmos管(N1)的柵極接復(fù)位使能電路(I)中的第二與門(5)的輸出端，第三pmos管(P3)的柵極和第四nmos管(N4)的柵極相連，并連接到第二pmos管(P2)和第一nmos管(N1)的連接點(diǎn)(M1)上，第四pmos管(P4)的柵極接復(fù)位使能電路(I)中的第二與門(5)的輸出端，第三nmos管(N3)的柵極接復(fù)位使能電路(I)中的反相器(6)的輸出端，第四pmos管(P4)與第三nmos管(N3)的連接點(diǎn)(M2)連接到各自單元的第二輸出端(R)，第一單元的第五nmos管(N5)的源極接電源(VDD)，漏極接第一單元的第一輸出端(T)，柵極接復(fù)位使能電路(I)中的第一與門(3)的輸出端，第二～八單元的第五nmos管(N5)的源極接地(GND)，漏極接各自單元的第一輸出端(T)，柵極接復(fù)位使能電路(I)中的第一與門(3)的輸出端，八個(gè)傳輸門(TR1～TR8)分別由一個(gè)pmos管和一個(gè)nmos管并聯(lián)而成，各個(gè)傳輸門中nmos管的柵極分別與第一～八單元的第一輸出端(T)連接，各個(gè)pmos管的柵極分別與第一～八單元的反相器(V1)的輸出端連接，各個(gè)傳輸門的輸入端分別與并行數(shù)據(jù)輸入端(D1～D8)相連接，各個(gè)傳輸門的輸出端都連接到并串轉(zhuǎn)換主體電路(II)中的D觸發(fā)器(DF)的數(shù)據(jù)輸入端(D)上，該D觸發(fā)器(DF)的數(shù)據(jù)輸出端(Q)接串行數(shù)據(jù)輸出端(di)，時(shí)鐘端(CLK)接復(fù)位使能電路(I)中的第二與門(5)的輸出端。
2.根據(jù)權(quán)利要求1所述的計(jì)算機(jī)通用串行接口總線接口電路中的并串轉(zhuǎn)換電路，其特征是所說的復(fù)位使能電路(I)和并串轉(zhuǎn)換主體電路(II)集成于一塊芯片上。
專利摘要本實(shí)用新型的通用串行接口總線(USB2.0)接口電路中的并串轉(zhuǎn)換電路，包括滿足480Mbps處理速度的高速并串轉(zhuǎn)換主體電路以及一個(gè)能降低功耗的復(fù)位使能電路，電路簡(jiǎn)單高效，可以用TSMC 0.25um的標(biāo)準(zhǔn)CMOS集成電路工藝實(shí)現(xiàn)，不需要昂貴的0.18um CMOS的集成電路制造工藝，能有效降低成本，適于高速數(shù)據(jù)處理，能夠滿足USB2.0接口電路數(shù)據(jù)傳輸處理的要求，它可通用于目前所用USB接口電路中。
文檔編號(hào)G06F13/42GK2685979SQ20042002116
公開日2005年3月16日 申請(qǐng)日期2004年3月19日 優(yōu)先權(quán)日2004年3月19日
發(fā)明者何樂年, 唐永建, 嚴(yán)曉浪 申請(qǐng)人:浙江大學(xué)