專利名稱：具有內(nèi)容識別功能的隨機存儲器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種計算機硬件，具體涉及一種計算機的隨機存儲器。
背景技術(shù)：
目前使用的半導(dǎo)體隨機存儲器，大多采用地址索引方式，在存儲器中給每個存儲單元編一個地址，只有被輸入地址代碼指定的那些存儲單元才能與公共輸入輸出引腳接通，進(jìn)行數(shù)據(jù)輸入輸出；它們只具備正向的讀寫功能，即輸入存儲單元地址，然后輸入或輸出地址指定的存儲單元中的內(nèi)容，不具備逆向查詢功能。數(shù)據(jù)庫系統(tǒng)是計算機最廣泛的應(yīng)用領(lǐng)域之一，用戶建立數(shù)據(jù)庫的主要目的是要隨時從其中檢索查詢所需要的數(shù)據(jù)，但目前的串行查詢不但速度慢，而且必須建立索引文件，索引文件也占用了大量的存儲空間，而且查詢受到索引文件的限制，即受到檢索入口的限制，未建立索引文件的還不能進(jìn)行檢索。
實用新型內(nèi)容本實用新型設(shè)計了一種具有內(nèi)容識別功能的隨機存儲器，它具有并行、逆向查詢功能，極大的提高了數(shù)據(jù)庫的查詢速度，省略了索引文件，節(jié)省了數(shù)據(jù)庫存儲空間，可以對任意字段進(jìn)行并行查詢，加寬了數(shù)據(jù)庫查詢的入口。逆向查詢是指向存儲器輸入要查詢的存儲單元的內(nèi)容，存儲器即可輸出存有該內(nèi)容的存儲單元的地址。本實用新型包含了查詢線驅(qū)動芯片IC1、控制線驅(qū)動芯片IC2、地址線譯碼器IC5、數(shù)據(jù)線驅(qū)動芯片IC4、編碼器IC3，它還包含了多個并行逆向查詢電路1、查詢線驅(qū)動芯片反相電路2、數(shù)據(jù)線驅(qū)動芯片反相電路3，IC1的每個查詢信號輸出端分別對應(yīng)連接查詢線驅(qū)動芯片反相電路2的一個信號輸入端，查詢線驅(qū)動芯片反相電路2的每個信號輸出端分別對應(yīng)連接每個并行逆向查詢電路1的一個查詢信號輸入端，控制線驅(qū)動芯片IC2的每個控制信號輸出端分別對應(yīng)連接每個并行逆向查詢電路1的一個控制信號輸入端，地址線譯碼器IC5的每個地址信號輸出端分別對應(yīng)連接一個并行逆向查詢電路1的地址信號輸入P4端，數(shù)據(jù)線驅(qū)動芯片IC4的每個信號輸出端接分別對應(yīng)連接的數(shù)據(jù)線驅(qū)動芯片反相電路3的一個信號輸入端，數(shù)據(jù)線驅(qū)動芯片反相電路3的每個信號輸出端分別對應(yīng)連接每個并行逆向查詢電路1的一個數(shù)據(jù)信號輸入端，編碼器IC3的每個信號輸入端分別對應(yīng)連接一個并行逆向查詢電路1的查詢結(jié)果輸出P3端，每個并行逆向查詢電路1的信號連接P1端、P2端分別與相鄰的并行逆行查詢電路1的信號連接P2端、P1端相連接。本實用新型可以實現(xiàn)數(shù)據(jù)庫的并行查詢，極大提高了數(shù)據(jù)庫的查詢速度；使用本實用新型不需要建立索引文件，使數(shù)據(jù)庫占用存儲空間減少，可以對任意字段進(jìn)行檢索查詢，大大加寬了數(shù)據(jù)庫查詢的入口，省略了建立索引文件大量繁瑣的工作；而且使檢索查詢變得更全面、更徹底，不會因為未建立索引文件而漏檢。


圖1是本實用新型的結(jié)構(gòu)示意圖，圖2是并行逆行查詢電路1、查詢線驅(qū)動芯片反相電路2、數(shù)據(jù)線驅(qū)動芯片反相電路3的電路結(jié)構(gòu)示意圖，圖3是具體實施方式
二中等于判斷電路E1、E2、E3、E4的電路結(jié)構(gòu)示意圖。
具體實施方式
一本具體實施方式
由查詢線驅(qū)動芯片IC1、控制線驅(qū)動芯片IC2、地址線譯碼器IC5、數(shù)據(jù)線驅(qū)動芯片IC4、編碼器IC3、八個并行逆向查詢電路1、查詢線驅(qū)動芯片反相電路2、數(shù)據(jù)線驅(qū)動芯片反相電路3組成。查詢線驅(qū)動芯片IC1選用8286型號數(shù)據(jù)收發(fā)器，控制線驅(qū)動芯片IC2選用8282型號地址鎖存器，地址線譯碼器IC5選用74LS138型號譯碼器，數(shù)據(jù)線驅(qū)動芯片IC4選用8282型號地址鎖存器，編碼器IC3選用74LS148型號編碼器，IC1的查詢信號輸出端16、17、18、19腳分別對應(yīng)連接查詢線驅(qū)動芯片反相電路2的一個信號輸入端，查詢線驅(qū)動芯片反相電路2的每個信號輸出端分別對應(yīng)連接每個并行逆向查詢電路1的一個查詢信號輸入端，控制線驅(qū)動芯片IC2的控制信號輸出端18、17、16、15、14腳分別對應(yīng)連接并行逆向查詢電路1的一個控制信號輸入端，地址線譯碼器IC5的地址信號輸出端15、14、13、12、11、10、9、7腳分別對應(yīng)連接一個并行逆向查詢電路1的地址信號輸入P4端，數(shù)據(jù)線驅(qū)動芯片IC4的信號輸出端19、18、17、16、15、14、13腳對應(yīng)連接數(shù)據(jù)線驅(qū)動芯片反相電路3的一個信號輸入端，數(shù)據(jù)線驅(qū)動芯片反相電路3的每個信號輸出端分別對應(yīng)連接每個并行逆向查詢電路1的一個數(shù)據(jù)信號輸入端，編碼器IC3的信號輸入端13、12、11、10、4、3、2、1腳分別對應(yīng)連接一個并行逆向查詢電路1的查詢結(jié)果輸出P3端，每個并行逆向查詢電路1的信號連接P1端、P2端分別與相鄰的并行逆行查詢電路1的信號連接P2端、P1端相連接。所述查詢線驅(qū)動芯片反相電路2由四個反相器M1-M4組成，反相器M1、M2、M3、M4的輸入端分別與查詢線驅(qū)動芯片IC1的信號輸出端16、17、18、19腳及并行逆向查詢電路1的C3、C2、C1、C0端一一對應(yīng)相連接，反相器M1、M2、M3、M4的輸出端分別連接并行逆向查尋電路1的C3、C2、C1、C0端。所述的數(shù)據(jù)線驅(qū)動芯片反相電路3由七個反相器M5-M11組成，反相器M5、M6、M7、M8、M9、M10、M11的輸入端分別與數(shù)據(jù)線驅(qū)動芯片IC4的信號輸出端19、18、17、16、15、14、13腳及并行逆向查詢電路1的D3、D2、D1、D0、D4、D5、D6一一對應(yīng)相連接，M5、M6、M7、M8、M9、M10、M11的輸出端分別連接并行逆向查尋電路1的D3、D2、D1、D0、D4、D5、D6端。
具體實施方式
二如圖2所示，本具體實施方式
中并行逆向查詢電路1由字段編碼比較電路1-1、字段值比較電路1-2、字段值比較結(jié)果選擇電路1-3、附加基本存儲單元電路1-4組成，字段編碼比較電路1-1由非門M12、三個場效應(yīng)管T5、T10、T11、兩個等于判斷電路E1、E2組成。E1、E2的A1、A2端都接反相器M12的輸出端，M12的輸入端為P4端，P4端接地址線譯碼器IC5的信號輸出端15腳，E1的A7、A3、A6、A1端分別接C3、C3、D3、D3端，E2的A7、A3、A6、A4端分別接C2、C2、D2、D2端，E1、E2的A5端分別接場效應(yīng)管T5、T10的柵極，T5的漏極接+Ec，T5的源極接場效應(yīng)管T10的漏極，T10的源極接T11的漏極和字段值比較結(jié)果選擇電路1-3的信號輸入端，T11的源極接地，T11的柵極接控制線驅(qū)動芯片IC2的控制線信號輸出端18腳；字段值比較電路1-2由十個場效應(yīng)管T12、T13、T21、T22、T18、T19、T20、T27、T28、T29、兩個等于判斷電路E3、E4、電阻R1組成，E3、E4的A1、A2端都接反相器M12的輸出端，E3的A7、A3、A6、A4端分別接C1、C1、D1、D1端，E2的A7、A3、A6、A4端分別接C0、C0、D0、D0端，E3、E4的A5端分別接場效應(yīng)管T18、T27的柵極，E3的A9、A8端分別接T12、T13的柵極，E4的A9、A8端分別接T21、T22的柵極，場效應(yīng)管T12、T13的源極接場效應(yīng)管T20的柵極，T12的漏極接C1端，T13的漏極接C1端，T21的漏極接C0端，T22的漏極接C0端，場效應(yīng)管T21、T22的源極接場效應(yīng)管T29的柵極，T18的漏極接+Ec，T18的源極接場效應(yīng)管T19的漏極和T28的柵極及T27的漏極，T19的源極接地，T19的柵極接控制線驅(qū)動芯片IC2的控制信號輸出端18腳，場效應(yīng)管T20的源極接字段值比較結(jié)果選擇電路1-3的信號輸入端和電阻R1的一端，R1的另一端接地，場效應(yīng)管T28的漏極接C0端，T28的源極接場效應(yīng)管T29的漏極，T29的柵極接場效應(yīng)管T21、T22的源極，T21的漏極接C0端，T27的漏極接T28的柵極，T27的源極接字段值比較結(jié)果選擇電路1-3的信號輸入端；字段值比較結(jié)果選擇電路1-3由四個場效應(yīng)管T30-T33、或非門K1、電阻R2組成，場效應(yīng)管T30的漏極接字段值比較電路1-2的信號輸出端場效應(yīng)管T27的源極和電阻R2的一端，R2的另一端接地，T30的柵極接控制線驅(qū)動芯片IC2的控制信號輸出端17腳，T30的源極接場效應(yīng)管T33的漏極和T31、T32的源極，T32的柵極接IC2的控制信號輸出端15腳，T32的漏極接或非門K1的信號輸出端，K1的信號輸入端1腳接T30漏極，K1的信號輸入端2腳接字段值比較電路1-2的信號輸出端T20的源極和場效應(yīng)管T31的漏極，T31的柵極接IC2的控制信號輸出端16腳，T33的柵極接字段編碼比較電路1-1的信號輸出端，T33的源極接附加基本存儲單元電路1-4的信號輸入端；附加基本存儲單元由非門M13、三個基本存儲單元Z1-Z3、十個場效應(yīng)管T34-T45、電阻R3組成，場效應(yīng)管T34、T35的柵極接IC2的控制信號輸出端14腳，T34的漏極接D4端和T36的漏極，T35、T37的漏極接D4端，T34、T36的源極接基本存儲單元Z1的D端，T35、T37的源極接Z1的D端，T36、T37的柵極接反相器M12的輸出端，Z1的D端接字段值比較結(jié)果選擇電路1-3的信號輸出端T33的源極和T42的柵極；場效應(yīng)管T38、T39的柵極接M12的輸出端，T38的漏極接D5端，T39的漏極接D5端，T38的源極接基本存儲單元Z2的D端和場效應(yīng)管T40的柵極，T40的漏極接+Ec，T39的源極接Z2的D端和場效應(yīng)管T41的柵極，T41的源極接T40的源極和T42的漏極，T41的漏極接P1端，T42的源極接T45的漏極和P2端，T43、T44的柵極接反相器M12的輸出端，T43的漏極接D6端，T44的漏極接D6端，T43的源極接Z3的D端和T45的柵極，T45的源極接電阻R3的一端和非門M13的輸入端，R3的另一端接地，M13的輸出端為P3端，P3端接IC3的一個信號輸入端13腳。所述的等于判斷電路E1、E2、E3、E4結(jié)構(gòu)均相同，如圖3所示，E1、E2、E3、E4均由四個場效應(yīng)管T1-T4、基本存儲單元S組成，T1、T2的柵極分別為A1、A2端，T1、T2、T3、T4的漏極分別為A6、A4、A7、A3端，T1、T2的源極分別接基本存儲單元S的D、D端，T3、T4的源極相連接后為A5端，基本存儲單元S的D、D端分別為A8、A9端。
工作原理首先CPU為要查詢的字段編碼，并將要查詢的字段的字段編碼和字段值分組調(diào)入各存儲單元，再將查詢條件逐個送入查詢數(shù)據(jù)總線，各存儲單元并行地自動地對查詢數(shù)據(jù)總線上的數(shù)據(jù)進(jìn)行核對，若與自己所存內(nèi)容相符，則在存儲單元的查詢結(jié)果輸出端T42的柵極輸出高電平，并能在整個查詢過程中保持該高電平，因此本實用新型在每個存儲單元內(nèi)增加一位基本存儲單元，用于保存該存儲單元的查詢結(jié)果。當(dāng)一個存儲單元組中所有存儲單元的均輸出高電平，則在存儲單元組的輸出端輸出高電平，否則該存儲單元組中若有一個存儲單元查詢結(jié)果為低電平，則該存儲單元組輸出為低電平。這樣，一個存儲單元組輸出高電平的條件是其中所有存儲單元所存內(nèi)容都與查詢條件相符。最后各存儲單元組的輸出給M13送至優(yōu)先編碼器，優(yōu)先編碼器按照優(yōu)先級順序?qū)Σ樵兂晒Φ拇鎯卧M進(jìn)行編碼。CPU送完查詢條件后，就從優(yōu)先編碼器的輸出端取走第一個查詢成功的存儲單元組的編碼，然后用讀寫電路將該存儲單元組中最后一個存儲單元中的用于保存查詢結(jié)果的附加基本存儲單元清零，則該存儲單元組的輸出變?yōu)?，優(yōu)先編碼器上的輸出變?yōu)榈诙€查詢成功的存儲單元組的編碼。重復(fù)上述過程，CPU可將查詢成功的存儲單元組編碼逐個取走，并根據(jù)存儲單元組的編碼計算出相應(yīng)的計錄號。
工作過程為設(shè)等于判斷電路E1、E2、E3、E4中的基本存儲單元分別為S3、S2、S1、S0。
基本存儲單元S3和S2用于存放字段編碼，基本存儲單元S1和S0用于存放字段值，D0、D1、D2、D3、D4、D5、D6為數(shù)據(jù)總線，C0、C1、C2、C3為查詢數(shù)據(jù)總線，其中C3、C2用于查詢字段編碼，C0、C1用于查詢字段值。字段編碼比較電路1-1中，E1、E2為等于判斷電路。
當(dāng)S3＝1，T3導(dǎo)通，T4截止，T5的柵極經(jīng)T3與C3相連，T5的導(dǎo)通條件為C3＝1。
當(dāng)S3＝0，T3截止，T4導(dǎo)通，T5的柵極經(jīng)T4與C3相連，T5的導(dǎo)通條件為C3＝1，即C3＝0。
所以T5導(dǎo)通的條件為C3＝S3。同理，T10導(dǎo)通的條件為C2＝S2。只有T5和T10全都導(dǎo)通，正電源+Ec才能經(jīng)T5、T10傳到T33的柵極，即此點就是字段編碼比較電路1-1的輸出端。在每次送查詢數(shù)據(jù)前，IC2的18腳上加一個正脈沖，讓T11導(dǎo)通片刻以釋放T33柵極上可能積累的電荷。這樣在查詢中，只有T5、T10全部導(dǎo)通，字段編碼比較電路的輸出才為高電平，否則為低電平。
T33控制著字段值比較電路1-1的輸出，因此只有指定字段的字段值比較結(jié)果才能T33輸出到附加基本存儲單元1-4中T42的柵極。
字段值比較電路1-2由等于判斷電路，大于判斷電路和小于判斷電路組成，分別用于判斷查詢數(shù)據(jù)中的字段值是否等于、大于、或小于存儲單元中所存的字段值，若相等輸出高電平，若不等則輸出低電平。
字段值的等于判斷電路的工作原理與字段編碼比較電路1-1相同，電阻R2的作用是當(dāng)T18和T27不全導(dǎo)通時，使T27的源極輸出低電平。
字段值大于判斷電路用于判斷查詢數(shù)據(jù)中的字段值是否大于存儲單元中所存字段值，若大于輸出高電平，若不大平輸出低電平，判斷大于的方法如下先比較最高位，若最高位不等，停止繼續(xù)比較，按最高位的比較結(jié)果輸出。若最高位相等，再比較次高位，仍遵循不等就停止繼續(xù)比較并輸出結(jié)果，相等則再比較下一位的原則，從最高位到最低位逐位比較，若所有位都相同，則輸出低電平。
T12、T13、T20組成C1大于S1的判斷電路。
當(dāng)S1＝1，T13導(dǎo)通，T12截止，T12的源極經(jīng)T13與C1相連，T12的源極為高電平的條件為C1＝1，即C1＝0。
當(dāng)S1＝0，T13截止，T12導(dǎo)通，T12的源極經(jīng)T12與C1相連，T12的源極為高電平的條件為C1＝1。因此，T12的源極為高電平的條件為S1不等于C1。T20的柵極與T12的源極相連，因此T20的導(dǎo)通條件為S1不等于C1，若T20導(dǎo)通則C1經(jīng)T24傳至大于判斷電路的輸出端T20的源極。
T20導(dǎo)通時S1不等于C1，若S1＝0，則C1＝1，T20的源極端為高電平，此時C1大于S1，若S1＝1則C1＝0，T20的源極端為低電平，此時C1小于S1。因此當(dāng)C1大于S1時，大于判斷電路輸出高電平，當(dāng)C1小于S1時，大于判斷電路輸出低電平，這正好符合判斷方法中若最高位不相等時直接輸出高位比較結(jié)果的要求。
T19、T21、T22、T28、T29組成C0大于S0的判斷電路。其中T21、T22、T29的工作原理與T12、T13、T20相同，這里多了T19和T28。T28的柵極與C1等于S1的判斷電路的輸出端相連，則T28的導(dǎo)通條件為C1＝S1，即只有前面的位相等，T28才導(dǎo)通。除最高位外的所有位的大于判斷電路均包含具有T28功能的半導(dǎo)體開關(guān)。由于T28與T29串連，T28截止，T29無法工作，這正符合大于判斷方法中對高位若不相等時低位的大于判斷電路停止工作的要求。
T19的作用是保證在高位不相等時T28可靠截止。在字段編碼比較電路1-1說明中曾說過，在每次送查詢數(shù)據(jù)前在IC2的18腳端加一個正脈沖，使T11導(dǎo)通片刻，以放掉T33柵極上可能積累的電荷，T19的柵極也與IC2的18腳相連，因此在IC2的18腳加正脈沖時，T19同時導(dǎo)通，將T28柵極上可能積累的電荷釋放掉，以防止T28積累電荷誤導(dǎo)通。
若C1＝S1，則T18導(dǎo)通，T28導(dǎo)通，由T21、T22、T29組成C0大于S0的判斷電路，其結(jié)果同樣輸出到T20的源極端。
若C1＝S1，C0＝S0時，T29、T20截止，兩位大于判斷電路均不能工作，由于電阻R1的作用，T20的源極端為低電平，這正符合大于判斷方法中對當(dāng)所有位都相同時輸出低電平的要求。
字段值小于判斷電路；將大于判斷電路和等于判斷電路的輸出進(jìn)行或非，即得到小于判斷電路的輸出，如或非門K1所示。
字段值比較結(jié)果選擇電路；字段值比較結(jié)果選擇電路由場效應(yīng)管T30、T31、T32組成，當(dāng)IC2的17腳為1時，T30導(dǎo)通，字段值等于判斷電路的輸出端T30的漏極端與字段值比較電路的輸出端T30源極端相通。
當(dāng)IC2的16腳為1時，T31導(dǎo)通，字段值大于判斷電路的輸出端T31的漏極端與T33的漏極端相通。
當(dāng)IC2的15腳為1時，T32導(dǎo)通，字段值小于判斷電路的輸出端T32的漏極端與T33的漏極端相通。
因此通過提供IC2的17、16、15腳可選擇查詢字段值與存儲單元中存放的字段值的比較方式。在進(jìn)行查詢時，除向查詢數(shù)據(jù)總線送查詢數(shù)據(jù)外，還應(yīng)根據(jù)查詢條件的要求，同時提供相應(yīng)的控制信號。
附加基本存儲單元電路1-3中，Z1用于保存存儲單元所存內(nèi)容與查詢數(shù)據(jù)的比較結(jié)果，因為在一次查詢過程中要查詢的字段可能不止一個，當(dāng)查詢其它字段時，此存儲單元的編碼比較電路將輸出低電平，則T33截止，T33的源極的比較結(jié)果有可能丟失，因此增設(shè)Z1，來保存存儲單元的比較結(jié)果。Z1一般置初值為1，Z1設(shè)置初值的方式有兩種一種利用存儲單元寫電路逐個設(shè)置，另一種利用控制信號IC2的14腳給所有存儲單元中的Z1設(shè)置相同的初值，Z1有兩個選通端，一個接反相器M12的輸出端，另一個接IC2的控制信號輸出端14腳。新增基本存儲單元Z2、Z3用于控制存儲單元分組，P1和P2間為存儲單元的存儲單元組比較結(jié)果通出能道，正電源+Ec經(jīng)首存儲單元的T40接入存儲單元組比較結(jié)果輸出通道，經(jīng)尾存儲單元的T45輸出。當(dāng)存儲單元為一組的首存儲單元時，Z2置1，T40導(dǎo)通，+Ec經(jīng)T40接入存儲單元組比較結(jié)果輸出通道，T41斷開，以防止+Ec傳向前面的存儲單元組。當(dāng)存儲單元為一組的尾存儲單元時，Z3置1，T45導(dǎo)通，存儲單元組比較結(jié)果經(jīng)T45傳至M13的輸入端，電阻R3的作用是在存儲單元組輸出通道不通的時候輸出低電平。當(dāng)存儲單元為中間存儲單元時，Z3、Z2清零，T40、T45截止，T41導(dǎo)通，P1至P2間通道由T42控制，T42即為存儲單元比較結(jié)果輸出開關(guān)。
權(quán)利要求1.具有內(nèi)容識別功能的隨機存儲器，它包含了查詢線驅(qū)動芯片IC1、控制線驅(qū)動芯片IC2、地址線譯碼器IC5、數(shù)據(jù)線驅(qū)動芯片IC4、編碼器IC3，其特征在于它還包含了多個并行逆向查詢電路(1)、查詢線驅(qū)動芯片反相電路(2)、數(shù)據(jù)線驅(qū)動芯片反相電路(3)，IC1的每個查詢信號輸出端分別對應(yīng)連接查詢線驅(qū)動芯片反相電路(2)的一個信號輸入端，查詢線驅(qū)動芯片反相電路(2)的每個信號輸出端分別對應(yīng)連接每個并行逆向查詢電路(1)的一個查詢信號輸入端，控制線驅(qū)動芯片IC2的每個控制信號輸出端分別對應(yīng)連接每個并行逆向查詢電路(1)的一個控制信號輸入端，地址線譯碼器IC5的每個地址信號輸出端分別對應(yīng)連接一個并行逆向查詢電路(1)的地址信號輸入P4端，數(shù)據(jù)線驅(qū)動芯片IC4的每個信號輸出端接分別連接對應(yīng)的數(shù)據(jù)線驅(qū)動芯片反相電路(3)的一個信號輸入端，數(shù)據(jù)線驅(qū)動芯片反相電路(3)的每個信號輸出端分別對應(yīng)連接每個并行逆向查詢電路(1)的一個數(shù)據(jù)信號輸入端，編碼器IC3的每個信號輸入端分別對應(yīng)連接一個并行逆向查詢電路(1)的查詢結(jié)果輸出P3端，每個并行逆向查詢電路(1)的信號連接P1端、P2端分別與相鄰的并行逆行查詢電路(1)的信號連接P2端、P1端相連接。
2.根據(jù)權(quán)利要求1所述的具有內(nèi)容識別功能的隨機存儲器，其特征在于所述的查詢線驅(qū)動芯片反相電路(2)由四個反相器M1-M4組成，反相器M1、M2、M3、M4的輸入端分別與查詢線驅(qū)動芯片IC1的信號輸出端16、17、18、19腳及并行逆向查詢電路(1)的C3、C2、C1、C0端一一對應(yīng)相連接，反相器M1、M2、M3、M4的輸出端分別連接并行逆向查尋電路(1)的C3、C2、C1、C0端。
3.根據(jù)權(quán)利要求1所述的具有內(nèi)容識別功能的隨機存儲器，其特征在于所述的數(shù)據(jù)線驅(qū)動芯片反相電路(3)由七個反相器M5-M11組成，反相器M5、M6、M7、M8、M9、M10、M11的輸入端分別與數(shù)據(jù)線驅(qū)動芯片IC4的信號輸出端19、18、17、16、15、14、13腳及并行逆向查詢電路(1)的D3、D2、D1、D0、D4、D5、D6一一對應(yīng)相連接，M5、M6、M7、M8、M9、M10、M11的輸出端分別連接并行逆向查尋電路(1)的D3、D2、D1、D0、D4、D5、D6端。
4.根據(jù)權(quán)利要求1所述的具有內(nèi)容識別功能的隨機存儲器，其特征在于并行逆向查詢電路(1)由字段編碼比較電路(1-1)、字段值比較電路(1-2)、字段值比較結(jié)果選擇電路(1-3)、附加基本存儲單元電路(1-4)組成，字段編碼比較電路(1-1)由非門M12、三個場效應(yīng)管T5、T10、T11、兩個等于判斷電路E1、E2組成。E1、E2的A1、A2端都接反相器M12的輸出端，M12的輸入端為P4端，P4端接地址線譯碼器IC5的信號輸出端15腳，E1的A7、A3、A6、A4端分別接C3、C3、D3、D3端，E2的A7、A3、A6、A4端分別接C2、C2、D2、D2端，E1、E2的A5端分別接場效應(yīng)管T5、T10的柵極，T5的漏極接+Ec，T5的源極接場效應(yīng)管T10的漏極，T10的源極接T11的漏極和字段值比較結(jié)果選擇電路1-3的信號輸入端，T11的源極接地，T11的柵極接控制線驅(qū)動芯片IC2的控制線信號輸出端18腳；字段值比較電路(1-2)由十個場效應(yīng)管T12、T13、T21、T22、T18、T19、T20、T27、T28、T29、兩個等于判斷電路E3、E4、電阻R1組成，E3、E4的A1、A2端都接反相器M12的輸出端，E3的A7、A3、A6、A4端分別接C1、C1、D1、D1端，E2的A7、A3、A6、A4端分別接C0、C0、D0、D0端，E3、E4的A5端分別接場效應(yīng)管T18、T27的柵極，E3的A9、A8端分別接T12、T13的柵極，E4的A9、A8端分別接T21、T22的柵極，場效應(yīng)管T12、T13的源極接場效應(yīng)管T20的柵極，T12的漏極接C1端，T13的漏極接C1端，T21的漏極接C0端，T22的漏極接C0端，場效應(yīng)管T21、T22的源極接場效應(yīng)管T29的柵極，T18的漏極接+Ec，T18的源極接場效應(yīng)管T19的漏極和T28的柵極及T27的漏極，T19的源極接地，T19的柵極接控制線驅(qū)動芯片IC2的控制信號輸出端18腳，場效應(yīng)管T20的源極接字段值比較結(jié)果選擇電路(1-3)的信號輸入端和電阻R1的一端，R1的另一端接地，場效應(yīng)管T28的漏極接C0端，T28的源極接場效應(yīng)管T29的漏極，T29的柵極接場效應(yīng)管T21、T22的源極，T21的漏極接C0端，T27的漏極接T28的柵極，T27的源極接字段值比較結(jié)果選擇電路(1-3)的信號輸入端；字段值比較結(jié)果選擇電路(1-3)由四個場效應(yīng)管T30-T33、或非門K1、電阻R2組成，場效應(yīng)管T30的漏極接字段值比較電路(1-2)的信號輸出端場效應(yīng)管T27的源極和電阻R2的一端，R2的另一端接地，T30的柵極接控制線驅(qū)動芯片IC2的控制信號輸出端17腳，T30的源極接場效應(yīng)管T33的漏極和T31、T32的源極，T32的柵極接IC2的控制信號輸出端15腳，T32的漏極接或非門K1的信號輸出端，K1的信號輸入端1腳接T30漏極，K1的信號輸入端2腳接字段值比較電路(1-2)的信號輸出端T20的源極和場效應(yīng)管T31的漏極，T31的柵極接IC2的控制信號輸出端16腳，T33的柵極接字段編碼比較電路(1-1)的信號輸出端，T33的源極接附加基本存儲單元電路(1-4)的信號輸入端；附加基本存儲單元由非門M13、三個基本存儲單元Z1-Z3、十個場效應(yīng)管T34-T45、電阻R3組成，場效應(yīng)管T34、T35的柵極接IC2的控制信號輸出端14腳，T34的漏極接D4端和T36的漏極，T35、T37的漏極接D4端，T34、T36的源極接基本存儲單元Z1的D端，T35、T37的源極接Z1的D端，T36、T37的柵極接反相器M12的輸出端，Z1的D端接字段值比較結(jié)果選擇電路(1-3)的信號輸出端T33的源極和T42的柵極；場效應(yīng)管T38、T39的柵極接M12的輸出端，T38的漏極接D5端，T39的漏極接D5端，T38的源極接基本存儲單元Z2的D端和場效應(yīng)管T40的柵極，T40的漏極接+Ec，T39的源極接Z2的D端和場效應(yīng)管T41的柵極，T41的源極接T40的源極和T42的漏極，T41的漏極接P1端，T42的源極接T45的漏極和P2端，T43、T44的柵極接反相器M12的輸出端，T43的漏極接D6端，T44的漏極接D6端，T43的源極接Z3的D端和T45的柵極，T45的源極接電阻R3的一端和非門M13的輸入端，R3的另一端接地，M13的輸出端為P3端，P3端接IC3的一個信號輸入端13腳。
5.根據(jù)權(quán)利要求1所述的具有內(nèi)容識別功能的隨機存儲器，其特征在于所述的等于判斷電路E1、E2、E3、E4結(jié)構(gòu)均相同，E1、E2、E3、E4均由四個場效應(yīng)管T1-T4、基本存儲單元S組成，T1、T2的柵極分別為A1、A2端，T1、T2、T3、T4的漏極分別為A1、A2、A7、A3端，T1、T2的源極分別接基本存儲單元S的D、D端，T3、T4的源極相連接后為A5端，基本存儲單元S的D、D端分別為A8、A9端。
專利摘要具有內(nèi)容識別功能的隨機存儲器，它涉及一種計算機硬件，具體涉及一種計算機的隨機存儲器。IC
文檔編號G06F13/00GK2577355SQ0228682
公開日2003年10月1日 申請日期2002年11月11日 優(yōu)先權(quán)日2002年3月1日
發(fā)明者孫建業(yè) 申請人:孫建業(yè)