專利名稱：多路存儲接口的緩沖器的制作方法
背景本發(fā)明涉及在一個芯片集與多列存儲器模塊之間的接口中提供數(shù)據(jù)緩沖器。
計算機系統(tǒng)經(jīng)常包含使用存儲接口而被耦合到存儲器模塊的一個或多個集成電路(IC)芯片(芯片集)。存儲接口在IC芯片集(例如，CPU)與存儲器模塊之間提供通信。存儲接口可以包含地址總線線路、命令信號線路和數(shù)據(jù)總線線路。對更高的計算機性能和容量的要求日益增長，因此，人們要求存儲器更大、更快。但是，隨著被連接到芯片集的存儲器模塊的操作速度和數(shù)量的增加，提高的電容性負載可能會對存儲器的數(shù)量和速度造成相當大的限制。
現(xiàn)有技術(shù)的設(shè)計(例如，登記雙列直插式存儲器模塊(DIMM))通過在地址總線線路和命令信號線路中提供一個地址/命令緩沖器以減少電容性負載效應(yīng)，來處理上述困難。Karabatsos(第5,953,215號美國專利)介紹了通過在芯片集與存儲器模塊之間的接口中提供FET開關(guān)，為數(shù)據(jù)總線線路進行負載減輕設(shè)計。
在

圖1的現(xiàn)有技術(shù)設(shè)計100中，芯片集102與存儲器模塊104之間的接口108沒有得到緩沖。在一些實施例中，存儲器模塊104可能如所示的那樣被單獨安裝在內(nèi)存板106上。在其他實施例中，存儲器模塊104可能被直接焊接到與芯片集102相同的母板上。
在現(xiàn)有技術(shù)設(shè)計100中，芯片集102被配置成接收兩個供應(yīng)電壓——1.0伏特(低)和1.5伏特(高)。要在存儲接口108上提供兼容的驅(qū)動電壓，芯片集側(cè)邊上就必須有高電壓。此外，芯片集102上的引線個數(shù)可以被設(shè)計成2x，以便提供一個特殊的存儲器存取速率或頻率(例如，ω)。
附圖簡述本發(fā)明的不同方面將結(jié)合下述附圖來描述。在附圖中圖1表示一個芯片集與多個存儲器模塊之間的接口的現(xiàn)有技術(shù)設(shè)計；圖2說明了在芯片集與存儲器模塊之間置有多個數(shù)據(jù)緩沖器的接口的一個圖3表示一種數(shù)據(jù)緩沖器的布局配置；圖4是該接口的前視圖，給出了具有多個存儲器模塊的內(nèi)存板的細節(jié)；圖5表示該接口的另一個實施例，其中，每個內(nèi)存板包含兩排存儲器模塊；以及，圖6表示用于緩沖在芯片集與多列存儲器模塊之間被傳遞的數(shù)據(jù)的一種方法。
詳細描述本發(fā)明的發(fā)明者認位采用現(xiàn)有技術(shù)的各種設(shè)計均不能將供應(yīng)電壓與被耦合到芯片集和存儲器模塊的接口隔離開來。對地址線路和命令線路進行緩沖可以減少電容性負載效應(yīng)，同時，在數(shù)據(jù)線路中提供FET開關(guān)可以減輕那些線路上的負載。但是，沒有一項技術(shù)能夠在芯片集與內(nèi)存數(shù)據(jù)之間提供電隔離。
芯片集與存儲器模塊之間的制造過程存在差異，這給計算機系統(tǒng)設(shè)計帶來額外的負擔。例如，內(nèi)存芯片上的氧化物被設(shè)計成較厚，以便為電容器提供良好的保持特性。氧化物較厚也可以使泄漏電流維持較低。但是，要在氧化物底下建立導(dǎo)電電路，就必須供應(yīng)較高的電壓(大約1.2～1.8伏特)。另一方面，芯片集(中央處理器(CPU)或特定用途集成電路(ASIC)設(shè)計)制造工藝改進了較薄的氧化物，這些氧化物可提供速度更快的晶體管。所以，通?？梢园葱∮?.0伏特的一個較低的電壓來操作芯片集。
本發(fā)明描述了用于在芯片集與內(nèi)存數(shù)據(jù)之間提供電隔離的方法和系統(tǒng)。該方法包括在一個芯片集與多個存儲器模塊之間的存儲接口中提供至少一個緩沖器。每個存儲器模塊包括多個存儲器列。該緩沖器允許存儲接口被分成第一個子接口和第二個子接口。第一個子接口位于芯片集與緩沖器之間。第二個子接口位于緩沖器與存儲器模塊之間。該方法還包括交叉使用存儲器模塊中的存儲器列的輸出，并將至少一個緩沖器配置成適當?shù)孬@得正在芯片集與存儲器模塊之間被傳遞的數(shù)據(jù)。第一個子接口和第二個子接口彼此獨立卻同步地進行操作。
通過緩沖，將電壓與被耦合到芯片集和存儲器模塊的接口隔離開來。通過隔離電壓，可以允許芯片集利用一個低操作電壓來加以操作，這大大排除了芯片集需要具有一個與存儲器供應(yīng)電壓一樣的較高的電壓。因而，允許存儲器模塊按適合其自身操作目的的電壓來加以運作。這些電壓可能獨立于連接系統(tǒng)(芯片集)處的操作電壓。
通過隔離接口，可以允許本能上具有較快速度的芯片集接口按高于存儲接口速率若干倍的速率來運行。例如，芯片集到數(shù)據(jù)緩沖器接口的運行速率可能是緩沖器到存儲接口的兩倍。這樣，可以允許芯片集按該速率的兩倍來進行操作，并利用一半數(shù)量的數(shù)據(jù)總線線路或引線來存取相同數(shù)量的數(shù)據(jù)。這為計算機系統(tǒng)設(shè)計者提供了一種靈活性為一種特殊的計算機系統(tǒng)使用范圍更廣泛的存儲器類型和接口。此外，通過在存儲器模塊本身上提供一個數(shù)據(jù)緩沖器，可以提供從緩沖器到存儲器模塊的長度固定的短管，從而簡化存儲接口。在一些配置中，可以在與芯片集相同的母板上提供數(shù)據(jù)緩沖器。圖1與圖2之間的設(shè)計比較中展示了由電隔離提供的電隔離導(dǎo)致引線個數(shù)的數(shù)目減少這個優(yōu)點。
在圖2所示的實施例200中，多個數(shù)據(jù)緩沖器206被置于芯片集202與存儲器模塊204之間的存儲接口中，以提供電隔離。關(guān)于這個所示的實施例，多降(multidrop)總線208在芯片集202與數(shù)據(jù)緩沖器206之間提供接口。芯片集202與數(shù)據(jù)緩沖器206之間的接口可以按跟以前一樣的數(shù)據(jù)存取速率或頻率(ω)來運行，但只利用現(xiàn)有技術(shù)設(shè)計的一半引線數(shù)目(x)。數(shù)據(jù)緩沖器206與存儲器模塊204之間的接口仍然具有2x數(shù)目的引線，以提供跟以前一樣的數(shù)據(jù)存取速率。在實踐上，x經(jīng)常被選成是16或32。而且，芯片集202被配置成只利用所示的低電壓(1.0伏特)來進行操作。存儲器模塊204只利用高電壓(1.5伏特)來進行操作。
在圖2所示的實施例中，在與存儲器模塊204相同的母板210上提供數(shù)據(jù)緩沖器206。但是，可以在包含芯片集202的母板上提供數(shù)據(jù)緩沖器206。
圖3表示根據(jù)本發(fā)明的一個實施例的、類似于圖2中的數(shù)據(jù)緩沖器206的數(shù)據(jù)緩沖器300的布局配置。數(shù)據(jù)緩沖器300包括三個部分——302、304、306。第一個部分302是一個芯片集輸入/輸出(I/O)端口，它被配置成通過多降總線208將數(shù)據(jù)發(fā)送到芯片集并從芯片集接收數(shù)據(jù)。第一個部分302按與芯片集相同的電壓(＜1.0伏特)來進行操作。這確保了芯片集與數(shù)據(jù)緩沖器300之間的接口的兼容性。第二個部分304是一個核心數(shù)據(jù)路徑邏輯部分，它可用來對芯片集與存儲器模塊之間的數(shù)據(jù)進行緩沖。第三個部分306是一個存儲器I/O端口，它被配置成將數(shù)據(jù)發(fā)送到存儲器模塊并從存儲器模塊接收數(shù)據(jù)。第三個部分按與存儲器模塊相同的標稱電壓(在1.2伏特與1.8伏特之間)來進行操作。
圖4示出存儲接口的前視圖，給出了內(nèi)存板402的細節(jié)，突出了與數(shù)據(jù)緩沖404的連接。在這個實施例中，存儲接口的前視圖給出了存儲器模塊406與芯片集408的隔離。通過所示的地址總線線路和數(shù)據(jù)總線線路的分離，可以確定引線數(shù)目的減小。這個實施例和其他實施例中的存儲器模塊可以屬于任何存儲器類型。但是，特別是，存儲器模塊可能是動態(tài)隨機存取存儲器(DRAM)、兩倍數(shù)據(jù)速率(DDR)DRAM或四倍數(shù)據(jù)速率(QDR)DRAM。四倍數(shù)據(jù)速率DRAM的實現(xiàn)方法可以是在緩沖器與存儲器模塊之間的第二個子接口中提供一個引線數(shù)目4x，并以第二個子接口的速率4倍的速率來操作緩沖器與芯片集之間的第一個子接口(見圖2)。
圖5表示圖2的另一個實施例，它具有存儲器模塊504、505的兩個列502。在所示的實施例500中，這兩個列502在內(nèi)存板506的相對立的側(cè)邊上。但是，在其他實施例中，這兩個列502可能位于內(nèi)存板506的同一側(cè)上。
在一些配置中，可以利用使用同一套電線的數(shù)據(jù)緩沖器508并按交叉存取的模式來操作存儲器模塊504、505的兩個列502。通過連接線“或”配置中的兩個模塊504、505的輸出，可以對來自存儲器模塊504的數(shù)據(jù)和來自存儲器模塊505的數(shù)據(jù)交叉存取。如圖5所示，通過在每個緩沖器上提供多路端口510，可以交叉存取這些輸出。然后，將來自兩個模塊504、505的數(shù)據(jù)按順序讀入數(shù)據(jù)緩沖器508。該數(shù)據(jù)緩沖器中的控制邏輯可以用交叉存取的模式來協(xié)調(diào)從存儲器模塊504、505的數(shù)據(jù)傳遞。這樣，在這個配置中，存儲器模塊504、505的兩個列502在位方面被加以配置，使數(shù)據(jù)緩沖器到芯片集接口上所需的位數(shù)增加一倍。
圖6表示用于緩沖在芯片集與多列存儲器模塊(隔離電壓和接口)之間被傳遞的數(shù)據(jù)的一種方法。該方法包括在600處，在一個芯片集與多列存儲器模塊之間的接口中提供至少一個緩沖器。這些緩沖器允許存儲接口被分成兩個接口。第一個接口位于芯片集與緩沖器之間。第二個接口位于緩沖器與多列存儲器模塊之間。在602處，通過對多列存儲器模塊的輸出實行線“或”操作，來交叉存取多列存儲器模塊的輸出。然后，在604處，將緩沖器配置成恰當?shù)劓i存正在芯片集與多個存儲器模塊之間被傳遞的數(shù)據(jù)。這樣，第一個接口和第二個接口能夠彼此獨立卻同步地進行操作。
本文已給出并描述了本發(fā)明的特殊實施例，但其他的實施例和變型也可行。例如，雖然附圖給出了為特定數(shù)量的引線計數(shù)提供兩倍(即，因數(shù)＝2)內(nèi)存數(shù)據(jù)存取速率的數(shù)據(jù)緩沖器，但是，該因數(shù)可以是能提供所需提高的數(shù)據(jù)存取速率的任何可行的數(shù)字。
所有這些都應(yīng)包括在以下的權(quán)利要求書內(nèi)。
權(quán)利要求
1.一種方法，其特征在于包括在一個芯片集與多個存儲器模塊之間的存儲接口中提供至少一個緩沖器，每個存儲器模塊包括多個存儲器列，所述至少一個緩沖器允許該存儲接口被分成第一個子接口和第二個子接口，其中，第一個子接口位于芯片集與所述至少一個緩沖器之間，第二個子接口位于所述至少一個緩沖器與存儲器模塊之間；交叉存取所述存儲器模塊中的所述多個存儲器列的輸出；以及，將所述至少一個緩沖器配置成恰當?shù)劓i存正在芯片集與存儲器模塊之間被傳遞的數(shù)據(jù)，以便第一個子接口和第二個子接口彼此獨立卻同步地進行操作。
2.如權(quán)利要求1所述的方法，其特征在于其中，提供至少一個緩沖器用一種方式將第一個子接口和第二個子接口隔離開來，這種方式使第一個子接口按不同于第二個子接口的電平進行操作。
3.如權(quán)利要求2所述的方法，其特征在于其中，所述第一個子接口的操作電平小于1.0伏特。
4.如權(quán)利要求2所述的方法，其特征在于其中，所述第二個子接口的操作電平在1.2伏特與1.8伏特之間。
5.如權(quán)利要求1所述的方法，其特征在于其中，提供至少一個緩沖器用一種方式將第一個子接口和第二個子接口隔離開來，這種方式使第一個子接口按高于第二個子接口的頻率進行操作。
6.如權(quán)利要求5所述的方法，其特征在于其中，所述第一個子接口的操作頻率是第二個子接口的頻率的兩倍。
7.如權(quán)利要求6所述的方法，其特征在于其中，所述第一個子接口中的數(shù)據(jù)線路數(shù)是所述第二個子接口中的數(shù)據(jù)線路數(shù)的一半。
8.如權(quán)利要求1所述的方法，其特征在于其中，通過用線“或”模式將所述多個存儲器列連接在一起，交叉存取這些輸出，并按順序?qū)?shù)據(jù)讀入所述至少一個緩沖器。
9.如權(quán)利要求1所述的方法，其特征在于其中，通過在所述每個緩沖器(至少一個緩沖器)上具備至少兩個端口，，交叉存取所述多個存儲器列的輸出，并按順序?qū)?shù)據(jù)讀入所述至少一個緩沖器。
10.如權(quán)利要求1所述的方法，其特征在于其中，交叉使用所述多個存儲器列的輸出使所述至少一個緩沖器上所需的位數(shù)增加一倍。
11.如權(quán)利要求1所述的方法，其特征在于還包括在所述至少一個緩沖器中提供一個控制邏輯，以便用交叉存取的模式來協(xié)調(diào)從所述多個存儲器列的數(shù)據(jù)傳遞。
12.如權(quán)利要求1所述的方法，其特征在于其中，所述存儲器模塊中的每個存儲器模塊包括動態(tài)隨機存取存儲器(DRAM)。
13.如權(quán)利要求1所述的方法，其特征在于其中，所述存儲器模塊中的每個存儲器模塊包括兩倍數(shù)據(jù)速率(DDR)DRAM。
14.如權(quán)利要求1所述的方法，其特征在于其中，所述存儲器模塊中的每個存儲器模塊包括四倍數(shù)據(jù)速率(QDR)DRAM。
15.一種方法，其特征在于包括隔離一個芯片集與至少一個存儲器模塊之間的存儲接口，每個存儲器模塊包含多個存儲器列，其中，隔離將存儲接口分成第一個子接口和第二個子接口；交叉存取所述至少一個存儲器模塊中的所述多個存儲器列的輸出；以及，將所述第一個和第二個子接口配置成在芯片集與所述至少一個存儲器模塊之間傳遞數(shù)據(jù)，以使第一個子接口和第二個子接口彼此獨立卻同步地進行操作，其中，用一種方式來配置所述第一個和第二個子接口，使第一個子接口以不同于第二個子接口的電平并按高于第二個子接口的頻率進行操作。
16.如權(quán)利要求15所述的方法，其特征在于其中，被置于所述芯片集與所述至少一個存儲器模塊之間的至少一個緩沖器對存儲接口加以隔離。
17.如權(quán)利要求15所述的方法，其特征在于其中，所述第一個子接口的操作電平小于1.0伏特，所述第二個子接口的操作電平在1.2伏特與1.8伏特之間。
18.如權(quán)利要求15所述的方法，其特征在于其中，所述第一個子接口的操作頻率是第二個子接口的頻率的兩倍。
19.如權(quán)利要求18所述的方法，其特征在于其中，所述第一個子接口中的數(shù)據(jù)線路數(shù)是所述第二個子接口中的數(shù)據(jù)線路數(shù)的一半。
20.一種系統(tǒng)，其特征在于包括一個芯片集；包括多個存儲器列的至少一個存儲器模塊；所述芯片集與所述至少一個存儲器模塊之間的一個存儲接口；位于所述存儲接口中的至少一個緩沖器，以便將所述存儲接口分成第一個子接口和第二個子接口，其中，所述至少一個緩沖器交叉存取所述至少一個存儲器模塊中的所述多個存儲器列的輸出，其中，用一種方式來配置所述第一個和第二個子接口，使第一個子接口以不同于第二個子接口的電平并按高于第二個子接口的頻率進行操作。
21.如權(quán)利要求20所述的系統(tǒng)，其特征在于其中，所述第一個子接口的操作電平小于1.0伏特，所述第二個子接口的操作電平在1.2伏特與1.8伏特之間。
22.如權(quán)利要求20所述的系統(tǒng)，其特征在于其中，所述第一個子接口的操作頻率是第二個子接口的頻率的兩倍。
23.如權(quán)利要求22所述的系統(tǒng)，其特征在于其中，所述第一個子接口中的數(shù)據(jù)線路數(shù)是所述第二個子接口中的數(shù)據(jù)線路數(shù)的一半。
全文摘要
本發(fā)明揭示了在芯片集與內(nèi)存數(shù)據(jù)之間提供電隔離。該揭示包括在一個芯片集與多個存儲器模塊之間的存儲接口中提供至少一個緩沖器。每個存儲器模塊包括多個存儲器列。該至少一個的緩沖器允許存儲接口被分成第一個子接口和第二個子接口。第一個子接口位于芯片集與緩沖器之間。第二個子接口位于緩沖器與存儲器模塊之間。該方法也包括交叉存取存儲器模塊中的存儲器列的輸出，并將至少一個緩沖器配置成恰當?shù)劓i存正在芯片集與存儲器模塊之間被傳遞的數(shù)據(jù)。第一個子接口和第二個子接口可彼此獨立卻同步地進行操作。
文檔編號G06F13/16GK1475013SQ01819138
公開日2004年2月11日 申請日期2001年9月18日 優(yōu)先權(quán)日2000年9月18日
發(fā)明者R·M·博內(nèi)拉, J·哈爾博特, M·威廉姆斯, C·拉姆, J·多德, Rm- 申請人:英特爾公司