基于FPGA的InSAR通道幅相誤差估計(jì)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于信號(hào)處理技術(shù)領(lǐng)域，特別涉及一種干涉合成孔徑雷達(dá)InSAR的幅相誤 差估計(jì)方法，可用于雙通道和/或多通道的雷達(dá)實(shí)時(shí)信號(hào)處理系統(tǒng)。
【背景技術(shù)】
[0002] 多通道的雷達(dá)信號(hào)處理系統(tǒng)由于制作工藝的差異，通道間不可避免的存在幅相誤 差，對(duì)于合成孔徑雷達(dá)InSAR系統(tǒng)，幅相誤差的存在會(huì)嚴(yán)重惡化信號(hào)的峰值旁瓣比PSLR、積 分旁瓣比ISLR以及成像分辨率，使得InSAR干涉相位圖產(chǎn)生偏差，降低圖像的相干性，影響 最終DEM的測(cè)高性能。研宄實(shí)時(shí)高效的誤差估計(jì)方法是解決通道間幅相失配的根本出發(fā) 點(diǎn)，也是近年來現(xiàn)代雷達(dá)系統(tǒng)的一個(gè)研宄熱點(diǎn)。
[0003] 干涉相位圖是將雷達(dá)的主輔天線將各自通道接收到的信號(hào)經(jīng)SAR成像后做干涉 處理，得到一幅表示兩個(gè)天線接收信號(hào)相位差的圖像?；贔PGA的幅相誤差估計(jì)是在實(shí)時(shí) 處理過程中，實(shí)時(shí)估計(jì)出各通道相對(duì)于參考通道的幅相差異，并在各通道中進(jìn)行校正，使各 通道間幅相誤差的差異最小，提高干涉相位圖的相干性?，F(xiàn)有的基于各通道回波信號(hào)進(jìn)行 頻譜比對(duì)的方法，雖能夠獲得較為準(zhǔn)確的幅相誤差估計(jì)結(jié)果，但是當(dāng)通道間幅相差異比較 明顯時(shí)，各種雜散噪聲的影響會(huì)使得估計(jì)結(jié)果誤差很大，使干涉相位圖失配，甚至無法獲得 正確的干涉相位圖。
[0004] 何志華等在文章"干涉SAR模擬器通道幅相特性實(shí)時(shí)校正方法"（電子學(xué) 報(bào)，2013, 41 (9): 1710-1715)中采用時(shí)域相關(guān)加窗方法提取通道幅相特性。在數(shù)學(xué)運(yùn)算中， 時(shí)域相關(guān)的求解運(yùn)用的是卷積的方法。根據(jù)傅里葉性質(zhì)，時(shí)域上的卷積可以轉(zhuǎn)化為頻域上 的相乘，從而減少了運(yùn)算量，因此時(shí)域相關(guān)處理方法在頻域內(nèi)更容易實(shí)現(xiàn)。因而上述方法的 不足之處是：在FPGA的實(shí)時(shí)處理過程中需要多次使用FFT進(jìn)行時(shí)頻轉(zhuǎn)換，從而占用FPGA中 大量的資源，運(yùn)算量巨大。并且每次時(shí)頻轉(zhuǎn)換需由對(duì)應(yīng)的時(shí)序控制，隨著時(shí)頻轉(zhuǎn)換次數(shù)的增 多對(duì)于控制時(shí)序的產(chǎn)生也提出更嚴(yán)格要求，容易出錯(cuò)。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提出一種基于FPGA的InSAR通道幅相誤差估計(jì)方法，以解決上 述現(xiàn)有技術(shù)時(shí)序難以控制、運(yùn)算量巨大和資源消耗過大的問題。
[0006] 實(shí)現(xiàn)本發(fā)明目的的技術(shù)方案是：通過將各通道信號(hào)的頻譜基于參考通道頻譜做比 對(duì)，作為通道間幅相誤差初步估計(jì)的系統(tǒng)函數(shù)；通過對(duì)系統(tǒng)函數(shù)在頻譜內(nèi)加矩形窗進(jìn)行重 采樣，并轉(zhuǎn)回時(shí)域，得到最終估計(jì)的幅相誤差特性函數(shù)。其主要步驟包括如下：
[0007] (1)輸入通道數(shù)據(jù)：把雙通道雷達(dá)實(shí)時(shí)信號(hào)處理系統(tǒng)中的一個(gè)通道作為主通道， 另一個(gè)通道作為輔通道，并將主通道數(shù)據(jù)作為參考通道數(shù)據(jù)，輔通道數(shù)據(jù)作為待校準(zhǔn)通道 數(shù)據(jù)；
[0008] (2)分別對(duì)主、輔通道數(shù)據(jù)進(jìn)行N2點(diǎn)的FFT變換，得到主通道數(shù)據(jù)的頻域形式為 M(f)、輔通道數(shù)據(jù)的頻域形式為S(f);其中N 2= 2nex_2(N1)，nextpoW^)為在大于等于& 的二的整數(shù)次方中最小的數(shù)的冪；Ni為輸入通道數(shù)據(jù)的復(fù)數(shù)據(jù)點(diǎn)數(shù)；
[0009] (3)根據(jù)步驟（2)的結(jié)果，獲取主通道與輔通道之間的幅相誤差估計(jì)值：
[0011] (4)對(duì)主、輔通道間的幅相誤差估計(jì)值氏(〇進(jìn)行FFT變換，得到主、輔通道間的頻 域幅相誤差估計(jì)值H 2(f);
[0012] (5)在頻域幅相誤差估計(jì)值H2(f)的零頻附近進(jìn)行長(zhǎng)度為64個(gè)單元的矩形窗截 斷，獲取截?cái)嗪蟮念l譜皂(/)，并對(duì)頻譜慶(/)中的數(shù)據(jù)進(jìn)行截位；
[0013] (6)對(duì)截?cái)嗪蟮念l譜#2(/)進(jìn)行IFFT變換，得到最終加窗后的幅相誤差估計(jì)結(jié)果 總(/)〇
[0014] 本發(fā)明與現(xiàn)有的技術(shù)相比具有以下優(yōu)點(diǎn)：
[0015] 第一，本發(fā)明由于對(duì)通道間的頻譜比對(duì)結(jié)果進(jìn)行頻域加窗操作，能夠去除通道頻 譜比對(duì)結(jié)果中的高頻分量，減少了各種雜散噪聲的影響，使估計(jì)結(jié)果變得平滑，提高了干涉 相位圖的相干性。
[0016] 第二，本發(fā)明由于僅使用一條主通道數(shù)據(jù)信號(hào)和一條輔通道數(shù)據(jù)信號(hào)，就可以得 到比較理想的估計(jì)結(jié)果，因而具有運(yùn)算量小，操作簡(jiǎn)便，易于實(shí)現(xiàn)的特點(diǎn)；
[0017] 第三，在本發(fā)明中只使用了一次FFT和逆FFT變換，因而克服了時(shí)域相關(guān)加窗法由 于多次時(shí)頻轉(zhuǎn)換而消耗大量資源的不足。
【附圖說明】
[0018] 圖1為本發(fā)明的實(shí)現(xiàn)流程圖；
[0019]圖2為本發(fā)明仿真時(shí)在輔通道上添加的幅相誤差特性曲線圖；
[0020] 圖3為本發(fā)明仿真時(shí)的主、輔通道信號(hào)頻譜圖；
[0021] 圖4為用本發(fā)明仿真得到的通道間頻譜比對(duì)的幅相特性估計(jì)結(jié)果圖；
[0022] 圖5為用本發(fā)明仿真得到的頻譜比對(duì)結(jié)果數(shù)據(jù)的頻譜圖；
[0023] 圖6為用本發(fā)明仿真得到的通道間幅相誤差特性估計(jì)結(jié)果圖。
【具體實(shí)施方式】
[0024] 下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步的描述。
[0025] 參照?qǐng)D1，本發(fā)明在FPGA內(nèi)實(shí)現(xiàn)的具體實(shí)施步驟如下：
[0026] 步驟1，輸入通道數(shù)據(jù)。
[0027] 在進(jìn)行通道間幅相誤差特性估計(jì)時(shí)，將雙通道雷達(dá)實(shí)時(shí)信號(hào)處理系統(tǒng)中的一個(gè)通 道作為主通道，另一個(gè)通道作為輔通道；
[0028] 把主通道和輔通道接收到的線性調(diào)頻信號(hào)分別通過A/D轉(zhuǎn)換和下變頻操作，轉(zhuǎn)換 為16位定點(diǎn)的主通道實(shí)虛部數(shù)據(jù)和輔通道實(shí)虛部數(shù)據(jù)，這些數(shù)據(jù)包含了主通道與輔通道 之間的幅相誤差特性；
[0029] 將主通道的16位定點(diǎn)實(shí)虛部數(shù)據(jù)作為參考通道數(shù)據(jù)，將輔通道的16位定點(diǎn)實(shí)虛 部數(shù)據(jù)作為待校準(zhǔn)通道數(shù)據(jù)。
[0030] 步驟2,對(duì)通道數(shù)據(jù)進(jìn)行時(shí)頻轉(zhuǎn)換。
[0031] 對(duì)于雷達(dá)實(shí)時(shí)信號(hào)處理系統(tǒng)來說，由于其控制復(fù)雜，數(shù)據(jù)量大，所以系統(tǒng)主要是基 于FPGA+DSP硬件架構(gòu)來實(shí)現(xiàn)的。在這種結(jié)構(gòu)中，F(xiàn)PGA主要用來采集數(shù)據(jù)、參數(shù)計(jì)算、距離 向脈沖壓縮、方位向預(yù)濾波、控制信號(hào)的產(chǎn)生與傳輸，DSP主要作用是對(duì)FPGA傳輸過來的雷 達(dá)回波數(shù)據(jù)進(jìn)行干涉處理。
[0032] 在FPGA所承擔(dān)的數(shù)據(jù)處理過程中，F(xiàn)FT變換是其最重要的應(yīng)用之一，而FPGA內(nèi)部 的FFT變換是通過調(diào)用IP核實(shí)現(xiàn)，其輸入數(shù)據(jù)點(diǎn)數(shù)必須為2 n點(diǎn)，n為正整數(shù)。
[0033] 通道數(shù)據(jù)的時(shí)頻轉(zhuǎn)換步驟如下：
[0034] (2a)判斷數(shù)據(jù)輸入點(diǎn)數(shù)&是否為2"點(diǎn)，若不是，則進(jìn)行步驟（2b);若是，則進(jìn)行步 驟（2c)。
[0035] (2b)在FPGA內(nèi)通過計(jì)數(shù)器cnt_nr將輸入數(shù)據(jù)的末端補(bǔ)零至隊(duì)點(diǎn)，N 2為大于N丄 的最小的二的整數(shù)次方數(shù)，并產(chǎn)生該N2點(diǎn)數(shù)據(jù)的匹配使能信號(hào)；
[0036] (2c)在FPGA內(nèi)通過計(jì)數(shù)器cnt_nr產(chǎn)生FFT變換過程所需的起始信號(hào)fft_sop和 結(jié)束使能信號(hào)fft_sop :當(dāng)cnt_nr = 1時(shí)，產(chǎn)生一個(gè)寬度為一個(gè)時(shí)鐘周期的fft_sop高電 平信號(hào)，作為FFT變換輸入數(shù)據(jù)的開始信號(hào)；當(dāng)cnt_nr =隊(duì)時(shí)，產(chǎn)生一個(gè)寬度為一個(gè)時(shí)鐘 周期的fTt_eop高電平信號(hào)，作為FFT變換輸入數(shù)據(jù)的結(jié)束信號(hào)；
[0037] (2d)設(shè)置FFT IP核的工作參數(shù)及模式：
[0038] FFT IP核的輸入數(shù)據(jù)為：16位位寬的定點(diǎn)實(shí)虛部數(shù)據(jù)，F(xiàn)FT變換的點(diǎn)數(shù)N2;
[0039] 輸出數(shù)據(jù)為：16位位寬的定點(diǎn)實(shí)虛部數(shù)據(jù)，6位位寬的指數(shù)項(xiàng)數(shù)據(jù)以及匹配的有 效信號(hào)；
[0040] 將工作模式設(shè)置為突發(fā)緩沖模式；將inverse信號(hào)置為1' b0,表示FFT IP核要執(zhí) 行FFT變換；將sink_error信號(hào)置為2' b00,表示無誤差輸入輸出；將source_ready信號(hào) 置為1' b0,表示輸出準(zhǔn)備完畢，可以輸出。
[0041] 步驟3,頻譜比對(duì)。
[0042] 頻譜比對(duì)是為了獲取兩個(gè)通道間幅相誤差的差異，得到待校準(zhǔn)通道相對(duì)于參考通 道的幅相誤差特性，本發(fā)明選擇在FPGA內(nèi)完成頻譜比對(duì)過程。該過程的除法主要采用FPGA 內(nèi)浮點(diǎn)型除法IP核實(shí)現(xiàn)。
[0043] 本步驟的具體實(shí)現(xiàn)如下：
[0044] (3a)設(shè)由步驟2獲得的主通道頻譜數(shù)據(jù)的實(shí)虛部為a，b;輔通道頻譜數(shù)據(jù)的實(shí)虛 部為c，d ;則主通道頻譜M(f) = a+jb，輔通道頻譜S(f) = c+jd，j為純虛數(shù)；計(jì)算頻譜比 對(duì)He(f)為：
[0046] (3b)在FPGA內(nèi)直接通過乘加運(yùn)算，得到32位位寬的定點(diǎn)數(shù)據(jù)E, F, M值，其中：
[0047] E = ac+bd
[0048] F = bc-ad；
[0049] M = c2+d2
[0050] (3c)判斷M是否為0,若為0值，則將該時(shí)刻對(duì)應(yīng)的E，F(xiàn)，M值均置為常數(shù)1，若不為 〇值，則保持E，F(xiàn)，M為原值；
[0051] (3d)將32位位寬的E，F(xiàn)值左移9位并更新位寬為41位，M值保持不變；
[0052] (3e)使用FPGA內(nèi)提供的ALTFP_C0NVERT IP核完成步驟（3d)中數(shù)據(jù)E，F(xiàn)，M從定 點(diǎn)類型到浮點(diǎn)類型的轉(zhuǎn)換，在ALTFP_C0NVERT IP核的設(shè)置中，Mode選項(xiàng)選擇"An integer to floating point"，Integer data選項(xiàng)中Custom設(shè)置為41位，當(dāng)對(duì)M進(jìn)行從定點(diǎn)類型 到浮點(diǎn)類型的轉(zhuǎn)化時(shí)，Integer data選項(xiàng)中Custom設(shè)置為32位。輸出result均選擇為 32位。該過程，數(shù)據(jù)的輸出比輸入延遲6個(gè)時(shí)鐘周期；
[0053] (3f)使用FPGA內(nèi)提供的ALTFP_DIV IP核完成步驟（3e)中浮點(diǎn)數(shù)據(jù)的除法過程， 輸入輸出數(shù)據(jù)位寬均選擇為32位。該過程數(shù)據(jù)的輸出比輸入延遲14個(gè)時(shí)鐘周期；
[0054] (3g)使用FPGA內(nèi)提供的ALTFP_C0NVERT IP核完成步驟（3f)中的數(shù)據(jù)從浮點(diǎn) 類型向定點(diǎn)類型的轉(zhuǎn)換，在ALTFP_C0NVERT IP核的設(shè)置中，Mode選項(xiàng)中選擇"A floating point to an integer"，Integer data選項(xiàng)中設(shè)置為32位，輸入輸出數(shù)據(jù)位寬均選擇為32 位，該過程數(shù)據(jù)的輸出比輸入延遲6個(gè)時(shí)鐘周期；
[0055] (3h)選取步驟（3g)輸出結(jié)果的數(shù)據(jù)最高位為符號(hào)位，低15位為有效數(shù)據(jù)位，重新 組合成新的16位數(shù)據(jù)輸出，作為該頻譜比對(duì)模塊的輸出結(jié)果，并詳細(xì)計(jì)算各IP核工作所需 的匹配使能信號(hào)。
[0056] 此時(shí)，由步驟3得到的頻譜比對(duì)數(shù)據(jù)受到雜散噪聲的影響，誤差比較大，毛刺現(xiàn)象 比較嚴(yán)重，為使估計(jì)結(jié)果更準(zhǔn)確平滑，需要對(duì)頻譜比對(duì)數(shù)據(jù)進(jìn)行頻域加窗處理。
[0057] 步驟4，F(xiàn)FT變換。
[0058] 由于步驟2進(jìn)行了 N2點(diǎn)的FFT變換，所以步驟3進(jìn)行處理的數(shù)據(jù)點(diǎn)數(shù)為1點(diǎn)，因 此步驟3結(jié)果的數(shù)據(jù)點(diǎn)數(shù)為隊(duì)點(diǎn)，可以直接調(diào)用FFT IP核進(jìn)行FFT變換。
[0059]