測試芯片管腳連通性的電路的制作方法
【專利摘要】本發(fā)明公開了一種測試芯片管腳連通性的電路，其包括選擇子電路、N個(gè)輸入管腳及N個(gè)輸出管腳，N為大于或等于2的自然數(shù)，所述選擇子電路的輸入端分別和芯片本體及各個(gè)所述輸入管腳連接，所述選擇子電路的輸出端與各個(gè)所述輸出管腳連接，當(dāng)外部激勵輸入至各個(gè)所述輸入管腳時(shí)，各個(gè)所述輸入管腳將外部激勵輸入至所述選擇子電路，所述選擇子電路選擇各個(gè)所述輸入管腳的輸出信號輸出至各個(gè)所述輸出管腳。本發(fā)明的測試芯片管腳連通性的電路，結(jié)構(gòu)簡單，節(jié)省了芯片面積和制造成本，可快速地實(shí)現(xiàn)對芯片管腳連通性的測試，外部測試環(huán)境也得以簡化，減小了測試成本。
【專利說明】測試芯片管腳連通性的電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及芯片測試領(lǐng)域，更具體地涉及一種測試芯片管腳連通性的電路。

【背景技術(shù)】
[0002] 目前，常用的芯片管腳連通性測試的測試方式是在芯片內(nèi)增加 JTAG(Joint Test Action Group,聯(lián)合測試工作組）控制。外部測試環(huán)境通過JTAG接口與JTAG控制器通訊， 進(jìn)而控制各個(gè)芯片管腳的極性、狀態(tài)。從而，外部器件只需檢測各管腳狀態(tài)，即可確定芯片 管腳的連通是否存在問題。
[0003] 但是通過上述測試方式，僅為了測試芯片管腳的連通性就需要在芯片中增加 JTAG 接口和JTAG控制器，不僅增加了芯片的面積及芯片的制造成本，另外，為了測試，外部測試 環(huán)境也必須配備JTAG接口環(huán)境，操作更加麻煩。
[0004] 因此，有必要提供一種改進(jìn)的測試芯片管腳連通性的電路來克服上述缺陷。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的是提供一種測試芯片管腳連通性的電路，結(jié)構(gòu)簡單，節(jié)省了芯片面 積和制造成本，可快速地實(shí)現(xiàn)對芯片管腳連通性的測試，外部測試環(huán)境也得以簡化，減小了 測試成本。
[0006] 為實(shí)現(xiàn)上述目的，本發(fā)明提供一種測試芯片管腳連通性的電路，其包括選擇子電 路、N個(gè)輸入管腳及N個(gè)輸出管腳，N為大于或等于2的自然數(shù)，所述選擇子電路的輸入端分 別和芯片本體及各個(gè)所述輸入管腳連接，所述選擇子電路的輸出端與各個(gè)所述輸出管腳連 接，當(dāng)外部激勵輸入至各個(gè)所述輸入管腳時(shí)，各個(gè)所述輸入管腳將外部激勵輸入至所述選 擇子電路，所述選擇子電路選擇各個(gè)所述輸入管腳的輸出信號輸出至各個(gè)所述輸出管腳。
[0007] 較佳地，所述選擇子電路包括N個(gè)選擇器，每個(gè)所述選擇器的輸入端分別和芯片 本體及對應(yīng)的輸入管腳連接，每個(gè)所述選擇器的輸出端與對應(yīng)的輸出管腳連接。
[0008] 較佳地，外部激勵輸入所述第1輸入管腳，所述第1輸出管腳與所述第2輸入管腳 連接，且所述第i個(gè)輸出管腳與所述第i+Ι個(gè)輸入管腳連接，i e (2，N-2)，所述第N-1個(gè)輸 出管腳與所述第N個(gè)輸管腳連接，所述第N個(gè)輸出管腳僅與所述第N個(gè)選擇器的輸出端連 接。較佳地，所述選擇子電路包括N個(gè)選擇器，每個(gè)所述選擇器的輸入端分別和所述邏輯門 子電路的輸出端及芯片本體連接，每個(gè)所述選擇器的輸出端與對應(yīng)的輸出管腳連接。
[0009] 與現(xiàn)有技術(shù)相比，本發(fā)明的測試芯片管腳連通性的電路，各輸入管腳通過所述選 擇子電路與各輸出管腳連接，因此，通過對比輸入所述輸入管腳的外部激勵信號與各輸出 管腳輸出信號是否一致，即可判斷芯片輸出管腳與輸入管腳的連通性是否正常。因此，本發(fā) 明的測試芯片管腳連通性的電路，結(jié)構(gòu)簡單，節(jié)省了芯片面積和制造成本，可快速地實(shí)現(xiàn)對 芯片管腳連通性的測試，外部測試環(huán)境也得以簡化，減小了測試成本。
[0010] 通過以下的描述并結(jié)合附圖，本發(fā)明將變得更加清晰，這些附圖用于解釋本發(fā)明。

【專利附圖】

【附圖說明】 toon] 圖1為本發(fā)明測試芯片管腳連通性的電路的結(jié)構(gòu)框圖。
[0012] 圖2為本發(fā)明測試芯片管腳連通性的電路一個(gè)實(shí)施例的結(jié)構(gòu)框圖。

【具體實(shí)施方式】
[0013] 現(xiàn)在參考附圖描述本發(fā)明的實(shí)施例，附圖中類似的元件標(biāo)號代表類似的元件。如 上所述，本發(fā)明提供了一種測試芯片管腳連通性的電路，結(jié)構(gòu)簡單，節(jié)省了芯片面積和制造 成本，外部測試環(huán)境也得以簡化，減小了測試成本。
[0014] 請參考圖1，圖1為本發(fā)明測試芯片管腳連通性的電路的結(jié)構(gòu)框圖。如圖所示， 本發(fā)明的測試芯片管腳連通性的電路包括選擇子電路、N個(gè)輸入管腳（ini、in21、in3…… in(N))及N個(gè)輸出管腳（outl、out2、out3......out (N)),且N為大于或等于2的自然數(shù)。所 述選擇子電路的輸入端分別和各個(gè)所述輸入管腳（ini、in21、in3……in(N))及芯片本體 連接，所述選擇子電路的輸出端與各個(gè)所述輸出管腳（〇utl、out2、out3......out (N))連接。 當(dāng)對各管腳進(jìn)行測試時(shí)，外部激勵輸入各個(gè)所述輸入管腳（ini、in21、in3……in (N))，所述 選擇子電路選擇各個(gè)所述輸入管腳（inl、in21、in3……in(N))接收到的外部激勵并輸出至 各個(gè)所述輸出管腳（〇utl、 〇ut2、〇ut3……out (N));也即在測試過程中，所述選擇子電路僅 選擇各個(gè)所述輸入管腳（inl、in21、in3……in(N))的輸出信號（外部激勵）傳輸至各個(gè)所 述輸出管腳（〇utl、out2、out3......out (N))，從而各個(gè)所述輸出管腳（outl、out2、out3...... out(N))的輸出信號僅與各個(gè)所述輸入管腳（ini、in21、in3......in(N))的輸入/輸出信 號對應(yīng)，而與所述芯片本體無關(guān)；因此，當(dāng)各個(gè)所述輸入管腳（ini、in21、in3……in(N)) 及各個(gè)所述輸出管腳（outl、out2、out3……out (N))的連通性正常時(shí)，各個(gè)所述輸出管腳 (outl、out2、out3......〇ut(N))輸出的信號與各個(gè)所述輸入管腳（inl、in21、in3......in(N)) 的輸入/輸出同步變化；從而，通過判斷各個(gè)所述輸入管腳（ini、in21、in3……in(N))的 輸入/輸出信號與各個(gè)所述輸出管腳（〇utl、out2、out3......out (N))的輸出信號是否同步 變化即可判斷芯片的輸入管腳與輸出管腳的連通性是否正常，因此，本發(fā)明的測試芯片管 腳連通性的電路可快速地實(shí)現(xiàn)對芯片管腳連通性的測試，外部測試環(huán)境也得以簡化，減小 了測試成本。
[0015] 具體地，在本發(fā)明中，所述選擇子電路包括N個(gè)選擇器（chi、ch21、ch3...... ch (N))，每個(gè)所述選擇器的輸入端分別和對應(yīng)的輸入管腳及芯片本體連接，每個(gè)所述選擇 器的輸出端與對應(yīng)的輸出管腳連接。即選擇器chi的輸入端與輸入管腳ini連接，其輸出 端和輸出管腳outl連接；選擇器ch2的輸入端與輸入管腳in2連接，其輸出端和輸出管腳 〇ut2連接；選擇器ch (j)的輸入端與輸入管腳in (j)連接，其輸出端和輸出管腳out (j)連 接，j e (1，N);選擇器ch(N)的輸入端與輸入管腳in(N)連接，其輸出端和輸出管腳out(N) 連接；使得所述選擇器（chl、ch21、ch3......ch(N))與輸入管腳（ini、in21、in3......in(N)) 及輸出管腳（outl、out2、out3......out(N))--對應(yīng)連接；從而，各個(gè)所述選擇器（chi、 ch21、ch3……ch(N))將各個(gè)所述輸入管腳（inl、in21、in3……in (N))輸出的信號一一對 應(yīng)傳輸至所述輸出管腳（outl、out2、out3......out (N));因此，通過對比輸入外部激勵與各 輸出管腳（〇utl、out2、out3......out (N))輸出信號的差別即可快速地判斷N對輸入/輸出 管腳的連通性正常與否。
[0016] 請?jiān)俳Y(jié)合參考圖2,描述本發(fā)明的一個(gè)具體實(shí)施例。在本實(shí)施例中，外部激勵輸入 所述第1輸入管腳inl，所述第1輸出管腳outl與所述第2輸入管腳in2連接，使得所述第 1輸出管腳outl將所述第1輸入管腳ini輸入的外部激勵輸出至第2輸入管腳in2,以作 為所述第2輸入管腳in2的輸入激勵；且所述第i個(gè)輸出管腳與所述第i+Ι個(gè)輸入管腳連 接，i e (2，N-2)，使得所述第i個(gè)輸出管腳out(i)的輸出信號輸入至所述第i+Ι個(gè)輸入管 腳in (i+Ι)，以作為第i+Ι個(gè)輸入管腳in (i+Ι)的輸入激勵；如此對應(yīng)重復(fù)，直到所述第N-1 個(gè)輸出管腳out (N-1)的輸出信號輸入至所述第N個(gè)輸入管腳in (N)，以作為第N個(gè)輸入管 腳in (N)，所述第N個(gè)輸出管腳僅與所述第N個(gè)選擇器的輸出端連接。因此，在本實(shí)施例中， 僅輸入外部激勵至所述輸入管腳inl，即可使得其它所有的輸入管腳與輸出管腳均有激勵 輸入/輸出，而且前一個(gè)輸出管腳的輸出信號作為下一個(gè)輸入管腳的輸入激勵，如此重復(fù)， 從而只需對比輸出管腳out (N)的輸出信號與輸入所述輸入管腳ini的外部激勵的變化是 否一致，即可判斷所述芯片輸入/輸出管腳的連通性是否正常，進(jìn)一步簡化了外部測試環(huán) 境，且測試過程快速，結(jié)果準(zhǔn)確。
[0017] 以上結(jié)合最佳實(shí)施例對本發(fā)明進(jìn)行了描述，但本發(fā)明并不局限于以上揭示的實(shí)施 例，而應(yīng)當(dāng)涵蓋各種根據(jù)本發(fā)明的本質(zhì)進(jìn)行的修改、等效組合。
【權(quán)利要求】
1. 一種測試芯片管腳連通性的電路，其特征在于，包括選擇子電路、N個(gè)輸入管腳及N 個(gè)輸出管腳，N為大于或等于2的自然數(shù)，所述選擇子電路的輸入端分別和芯片本體及各個(gè) 所述輸入管腳連接，所述選擇子電路的輸出端與各個(gè)所述輸出管腳連接，當(dāng)外部激勵輸入 至各個(gè)所述輸入管腳時(shí)，各個(gè)所述輸入管腳將外部激勵輸入至所述選擇子電路，所述選擇 子電路選擇各個(gè)所述輸入管腳的輸出信號輸出至各個(gè)所述輸出管腳。
2. 如權(quán)利要求1所述的測試芯片管腳連通性的電路，其特征在于，所述選擇子電路包 括N個(gè)選擇器，每個(gè)所述選擇器的輸入端分別和芯片本體及對應(yīng)的輸入管腳連接，每個(gè)所 述選擇器的輸出端與對應(yīng)的輸出管腳連接。
3. 如權(quán)利要求2所述的測試芯片管腳連通性的電路，其特征在于，外部激勵輸入所述 第1輸入管腳，所述第1輸出管腳與所述第2輸入管腳連接，且所述第i個(gè)輸出管腳與所述 第i+Ι個(gè)輸入管腳連接，i e (2，N-2)，所述第N-1個(gè)輸出管腳與所述第N個(gè)輸入管腳連接， 所述第N個(gè)輸出管腳僅與所述第N個(gè)選擇器的輸出端連接。
【文檔編號】G01R31/28GK104090225SQ201410325556
【公開日】2014年10月8日 申請日期:2014年7月9日 優(yōu)先權(quán)日:2014年7月9日
【發(fā)明者】楊修 申請人:四川和芯微電子股份有限公司