專利名稱：用于遠程緩沖測試通道的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及通過隔離緩沖器將信號分配到多個線路以避免信號退化，本發(fā) 明尤其涉及用于通過諸緩沖器將晶片測試系統(tǒng)的單個測試信號通道連接到多個測試探針， 以使測試晶片上的集成電路(IC)得以測試。
背景技術(shù)：
如圖1所示，將一信號扇出到多個傳輸線路在很多情況下需要信號以相等的相移 到達多個目的地。例如為了扇出一時鐘信號，時鐘樹被用來分發(fā)時鐘信號以使得到達多個 線路的諸信號是同步的，或者在線路目的地上無相位差地被分發(fā)。通常為了保證沒有相位 差，多條傳輸線路被設(shè)置成具有相同長度。然而在一些情況中，路由多條線路以使得所有線 路都有相同長度是不可能的。進一步地，多條線路之一上可發(fā)生故障或線路退化，這可產(chǎn)生 引起其它線路上信號干擾和顯著衰減的返回信號。如圖2所示，可在多條傳輸線路的每一路徑中設(shè)置隔離緩沖器以減少故障的影 響。不幸的是，隔離緩沖器電路不僅會將延遲加入信號，通常也會引入到達延遲不確定性， 或者實際上在多條傳輸線路的目的地產(chǎn)生相位差。電路結(jié)構(gòu)變化和溫度變化是從一個緩沖 電路到另一個緩沖電路的延遲變化的起因，這對同步電路來說是個問題。盡管時鐘樹提供了信號應(yīng)當被同步分發(fā)的一個例子，但如果可以維持相等的相位 延遲則會便于在其它系統(tǒng)中提供這樣的分發(fā)。圖3示出這種系統(tǒng)——用于測試半導體晶片 上的IC的測試系統(tǒng)——的簡化框圖。該測試系統(tǒng)包括由測試控制器4構(gòu)成的測試器2，其中 該測試控制器4由通信電纜6連接到測試頭8。該測試系統(tǒng)進一步包括由用于安裝被測試晶 片14的工作臺12構(gòu)成的探測器10，該工作臺12移動成與探針卡18上的諸探針16接觸， 其中這些探針16是，例如，彈性彈簧探針、彈簧引腳、眼鏡蛇形探針(cobra type probe)、導 電突點、或用于接觸集成電路的本領(lǐng)域所公知的其它形式探針。相機20和22被示為附加 到探測器10和測試頭8，以使得諸探針16與晶片14上形成的IC的觸點能精確對準。在測試系統(tǒng)中，測試數(shù)據(jù)由測試控制器4產(chǎn)生并通過通信電纜6傳輸?shù)綔y試頭8。 然后從晶片上的IC提供的測試結(jié)果被測試頭8接收并且傳輸給測試控制器4。測試頭8包 含一組測試器通道。通常從測試控制器4提供的測試數(shù)據(jù)被分到通過電纜6提供并在測試 頭8中分開的各個測試器通道，從而每個通道都貫穿到諸探針16中的一個單獨探針。來自 測試頭8的諸通道通過電連接M被鏈接到諸探針16。在大部分情況下諸探針16的每一個都接觸被測試晶片14的IC上的單個輸入/ 輸出(I/O)端子或焊盤。然后每個測試器通道可將測試信號傳送到IC輸入或者監(jiān)視IC輸 出信號，以確定IC是否響應(yīng)其輸入信號如所期望的那樣運行。圖4詳細示出每個測試器通 道在何處被連接到單個探針。在圖4中，兩個信號通道傳輸線路31和32被示為設(shè)置成兩 個單獨的探針I(yè)ei和1 接觸晶片14上兩個單獨的IC 37i和372上的焊盤。通道傳輸線路 31和32中的每一個由相應(yīng)驅(qū)動器34和35驅(qū)動，該驅(qū)動器34和35通常位于測試控制器 4中。來自通道傳輸線路31和32的測試數(shù)據(jù)通過探針卡18被分發(fā)到單獨的探針161和162。一旦測試完成，晶片就被分割成單獨的1037^31。因為通常有比可用測試通道更多的I/O焊盤，所以測試器一次只可以測試晶片上 的一部分IC。因此，支承晶片的“探測器”必須多次將晶片重新定位到探針下面從而能測試 所有IC。如果不需要重新定位晶片就能同時接觸并測試晶片上的所有IC，則由于節(jié)省了測 試時間并防止因多次與測試系統(tǒng)接觸而可能引起的晶片損壞而是有利的。減少不需重新定位晶片就測試整個晶片所需要的測試通道數(shù)目的一種方法是將 單個測試通道分發(fā)或扇出到多條線路，如圖1中一般性所示，從而可能允許同一測試器通 道將諸信號提供給晶片上大量IC的I/O焊盤。盡管可扇出一個通道，但在扇出時從一 DUT(測試中設(shè)備)提供的測試結(jié)果中所識別的故障可能會錯誤地出現(xiàn)在另一DUT的測試結(jié) 果中。例如，被短路到地的一 DUT上的接觸焊盤中的故障會把第二個DUT上的接觸焊盤短 路到地，從而導致該另一個DUT被錯誤地測試為損壞。此外，線路之一上的開路電路故障會 致使連接到這一線路的晶片無法測試。線路上的開路或短路都會嚴重衰減從同一通道提供 給供其它DUT使用的其它線路的測試信號。防止位于或靠近任何I/O焊盤的故障嚴重衰減經(jīng)過互連系統(tǒng)的測試信號的一 種方法是在諸探針和通道線路分支點之間放置隔離電阻器。隔離電阻器防止在一個DUT 上的短路到地將另一 DUT拉到地，并同樣顯著減小因線路上的開路所引起的衰減。題為 "Closed-Grid Bus Architecture For Wafer Interconnect Structure (用于晶片互連結(jié) 構(gòu)的閉合網(wǎng)格總線架構(gòu))”的美國專利No. 6，603，323的圖7描述了這類隔離電阻器的使用。 盡管減輕了故障的影響，但是隔離電阻器并不能完全消除因故障引起的衰減。此外，和線路 上的寄生電容一起，添加隔離電阻器引入會對測試信號的上升和下降時間產(chǎn)生不良影響的 RC延遲，從而可能產(chǎn)生錯誤的測試結(jié)果。不引入電阻器衰減而隔離故障的另一種方法是在每個通道分支點和探針之間包 含隔離緩沖器，如圖2中一般性所示，并如圖5中對測試系統(tǒng)地更詳細例示。在圖5中，來自 測試器的驅(qū)動器40的一個傳輸線路通道42被扇出到探針卡18中的兩總線線5(^和502，以 將通道信號提供給單獨的探針42i和422，其中探針42i和4 用于接觸兩個IC37i和372 (每 個都標注為測試中設(shè)備“DUT”)上的焊盤。當然，同樣可通過多條總線線路將一個通道扇出 到同一 IC上的多個焊盤。如前所述，隔離緩沖器的一個缺陷是它們將不確定延遲引入到了從測試器到晶片 上諸DUT的測試信號的傳輸。該延遲是不確定的，因為經(jīng)過緩沖器的延遲會隨溫度和電源 電壓的改變而改變。從測試器到晶片上諸DUT的信號延遲會在針對晶片的諸DUT的一系列 測試的執(zhí)行過程中改變，從而產(chǎn)生錯誤的測試結(jié)果。在測試系統(tǒng)中使用的隔離緩沖器的另一個缺陷是，緩沖器妨礙測試器能夠使得 DUT輸入引腳開路、短路以及進行有時統(tǒng)稱為參數(shù)測試的泄漏測試。如上所述，引入到通道 中的緩沖器會阻止一條線路上的短路或開路影響另一線路。盡管這提供了隔離所支路的好 處，但會妨礙有意使用短路或開路狀態(tài)進行測試。同樣，來自DUT的泄漏電流將通過緩沖器 阻隔其它線路，這是一種妨礙測量來自DUT的泄漏的狀態(tài)。需要將信號分發(fā)到多條傳輸線路并利用緩沖器提供故障隔離，且既不引入不相等 的延遲，也不妨礙測試器執(zhí)行對晶片的諸DUT的參數(shù)測試。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供電路以使用緩沖器來隔離故障而不妨礙測試器對晶片的諸DUT 執(zhí)行泄漏和參數(shù)測試。此外，提供保持經(jīng)過多個隔離緩沖器的延遲恒定的電路。使用具有根據(jù)本發(fā)明組件的晶片測試系統(tǒng)中的隔離緩沖器，簡單地將探針卡更換 為具有通過隔離緩沖器進行分支的通道的探針卡提供了更有效和更節(jié)省成本的系統(tǒng)。借助 于這樣的分支，探測器不需要重新定位以多次接觸晶片來測試更多的DUT，而在探針卡中沒 有使用支路時就需要這樣做。簡單地用隔離緩沖器替換探針卡也會提供一種比購買新測試 器便宜得多的替代。為了使用包含在通道線路路徑中的緩沖器提供參數(shù)或其它泄漏測試，在通道線路 中的緩沖器的輸入和輸出之間設(shè)置允許泄漏電流通過的緩沖器旁路元件。在泄漏或參數(shù)測 試測量過程中，可禁用正在測試線路中的緩沖器，從而只允許測量經(jīng)過緩沖器旁路元件的 泄漏電流。在一個實施例中，緩沖器旁路元件是設(shè)置在每個緩沖器的輸入和輸出之間的已 知電阻值的電阻器。在另一個實施例中，在每個緩沖器的輸入和輸出之間設(shè)置傳輸門。三 態(tài)緩沖器可用來在泄漏或參數(shù)測試期間禁用緩沖器，作為將電源和接地從緩沖器切斷的一 種替代。進一步根據(jù)本發(fā)明，提供用于校準遠程緩沖器以有效地校準消除測試測量中的緩 沖器延遲的方法。第一校準方法使用與參數(shù)測試的測試模式相似的泄漏測試模式以及有源 緩沖器，并進一步使用時域反射儀(TDR)測量。由緩沖器延遲引入的不連續(xù)性在泄漏電流 的TDR測量中被檢測到，從而允許測試器補償該緩沖器延遲。第二校準方法使用沒有緩沖 器延遲的單獨的測試器通道，并與緩沖器延遲通道進行對比以消除緩沖器延遲。假設(shè)所有 的緩沖器都在同一晶片上，第二方法可將相同的測得延遲應(yīng)用到所有緩沖通道。第三方法 使用具有已知延遲的晶片或DUT，諸如使用非緩沖探針卡測得的延遲。然后將緩沖探針卡計 時調(diào)整成緩沖探針卡計時測試結(jié)果指示已知設(shè)備的延遲。為了保證隔離緩沖器延遲是均勻的，緩沖器延遲由中央延遲控制電路控制，該中 央延遲控制電路控制提供給每個隔離緩沖器的電源電壓或電流。延遲控制電路包括一振蕩 器，該振蕩器將信號提供給參考延遲線和參考緩沖器的輸入。然后參考延遲線和參考緩沖 器向相位比較器提供輸入。選擇參考延遲線的長度以設(shè)置隔離緩沖器延遲。通過環(huán)路濾波 器提供相位比較器的輸出以驅(qū)動參考緩沖器以及支路中所設(shè)置的隔離緩沖器。正如所配置 的那樣，延遲控制電路有效地形成一個延遲-閉鎖環(huán)路，其中參考緩沖器將提供與參考延 遲線相等的延遲，正如系統(tǒng)中的每一隔離緩沖器所將提供的那樣。由于改變隔離緩沖器的延遲也會導致改變每個隔離緩沖器的輸出電壓，所以在又 一個實施例中在每個通道分支點和探針中串聯(lián)使用兩個緩沖器。第一緩沖器應(yīng)用可變延遲 控制，而第二緩沖器沒有延遲控制并可在其未經(jīng)改變的輸出處提供系統(tǒng)電壓。


本發(fā)明的更多細節(jié)借助附圖來說明，在附圖中圖1示出被扇出到多條信號線路的單條傳輸線路；圖2示出被扇出到多條信號線路的單條傳輸線路，其中隔離緩沖器設(shè)置在所述多 個信號線路中；
圖3示出用于測試半導體晶片上的IC的傳統(tǒng)測試系統(tǒng)的簡化框圖；圖4示出常規(guī)的測試系統(tǒng)配置，其中每個通道都被鏈接到單個探針；圖5示出晶片測試器的單個通道如何被扇出到帶有諸隔離緩沖器的多個探針，用 于使用單個通道同時測試多個IC ；圖6示出隔離緩沖器的一個實施例，其中延遲通過改變提供給緩沖器的電源偏置 來控制；圖7示出由兩個串聯(lián)逆變器構(gòu)成的隔離緩沖器，其中只有第一個逆變器具有可變 的電源偏置電壓；圖8示出用于控制多個隔離緩沖器的延遲的延遲控制電路的細節(jié)；圖9示出圖8的環(huán)路濾波器的一個實施例的細節(jié)；圖10示出例示從圖9電路輸出的Vh和\信號的工作范圍的圖表；圖11示出圖8電路的一種替代，其中可變電源電壓隔離緩沖器放置在通道分支點 之前，而固定電壓緩沖器設(shè)置在每個支路中；圖12示出用于圖7的由串聯(lián)CMOS逆變器構(gòu)成的隔離緩沖器的一個實施例，第一 個串聯(lián)CMOS逆變器具有由單個延遲控制電路控制的延遲；圖13示出用帶有配置為差分放大器的隔離緩沖器的一個實施例，該差分放大器 的延遲通過改變流經(jīng)該差分放大器的電流來控制；圖14示出在通道的諸支路中設(shè)置的隔離緩沖器，該通道帶有由電阻器提供的緩 沖器旁路元件以使得能夠進行泄漏電流測量；圖15示出圖14電路的變體，以設(shè)置跨接多個緩沖器的緩沖器旁路元件；圖16示出設(shè)置在通道的諸支路中的隔離緩沖器，該通道帶有使用傳輸門設(shè)置的 緩沖器旁路元件以便泄漏測試；圖17示出圖16電路的變體，以設(shè)置跨接多緩沖器的緩沖器旁路元件；以及圖18-19是示出使用時域反射儀(TDR)測量來確定緩沖器延遲的時序圖。
具體實施例方式圖6示出隔離緩沖器50的一個實施例，該隔離緩沖區(qū)50具有可改變提供給緩沖 器50的偏置電壓的延遲控制。在圖6中，緩沖器50包括具有信號輸入55和輸出56的逆 變器51。系統(tǒng)電源電壓軌57和58傳送高電壓V+和低電壓V-。對于CMOS元件，偏置電壓 或電源電壓通常被稱為Vdd和Vss。通常，軌電壓V+和V-被直接供應(yīng)給緩沖器。電壓V+， 例如，可以是5伏，而V-可以是接地或0伏。然而，圖6中延遲控制電路被設(shè)置為通過改變 電源電壓來控制延遲，電壓軌V+和V-通過相應(yīng)的延遲控制電路60和61提供，作為逆變器 51的高、低電源電壓。盡管在圖5和圖6中被示出為兩個單獨的延遲控制電路60和61，但 也可使用單個組合電路。另外，盡管兩個電路60和61被描述為改變V+和V-電壓，但電壓 V+和V-中的任一個都可被單獨改變以獲得所需要的延遲。盡管已經(jīng)描述通過改變提供給緩沖器的電壓來控制緩沖器延遲，但這樣做的一個 問題是改變提供給諸如逆變器51的緩沖器的電壓會改變在其輸出56處提供的高、低電壓。 根據(jù)本發(fā)明，通過將每個隔離緩沖器實現(xiàn)為一對逆變器(例如CMOS逆變器)來解決這一問 題，如圖7所示。6
圖7示出這樣的一個實現(xiàn)通過修改圖6以添加與逆變器51串聯(lián)的逆變器52來 構(gòu)成緩沖器。當通過改變電源偏置電壓來控制延遲時，只改變提供給第一逆變器51的電壓 以控制其延遲。第二逆變器52的電源偏置電壓仍固定為V+和V-軌。由于第二逆變器52 的輸出是總緩沖器50的輸出56，因此總緩沖器50的高、低輸出電壓被固定為V+和V-軌。 因為在一些情況下隔離緩沖器輸出必須保持固定在V+和V-軌，所以圖7的電路使用具有 固定電源電壓的第二逆變器52。對于為每個隔離緩沖器設(shè)置的不同的延遲控制電路，溫度和器件特性可改變隔離 緩沖器之間的延遲。因而，控制由每個隔離緩沖器提供的延遲的單個延遲控制電路是較佳 的。相對于多個延遲控制電路，使用用于多個隔離緩沖器的單個延遲控制電路也可顯著減 少測試系統(tǒng)所需要的整個電路。用于控制多個緩沖器的延遲的單個延遲控制電路的細節(jié)在圖8中示出。類似于圖 5，延遲電路70被示為連接到晶片測試器配置的兩個隔離緩沖器501和502。然而，延遲控 制電路70同樣可被設(shè)置成兩個以上的隔離緩沖器，或被設(shè)置在除了諸如時鐘樹的晶片測 試器之外的其它類型電路的支路中。此外，本領(lǐng)域普通技術(shù)人員會理解，所示出的延遲控制 電路70可被配置成用作圖5和圖6中所示出的延遲控制電路60和61的組合，或者是作為 延遲控制電路60和61的單獨電路。延遲控制電路70包括用于產(chǎn)生提供給參考延遲線74和參考緩沖器76的輸入的 周期性信號的振蕩器或時鐘發(fā)生器72。振蕩器可由串聯(lián)的逆變器形成、或者由逆變器與諸 如電阻器的延遲元件串聯(lián)形成。振蕩器信號頻率和占空系數(shù)并不重要，因為誤差信號只來 源于振蕩器的相同周期或循環(huán)的上升沿和下降沿，該誤差信號同時被輸入到參考延遲線74 和參考緩沖器76。參考延遲線74被構(gòu)建為其延遲等于通過隔離緩沖器SO1和502的期望延遲。本領(lǐng) 域普通技術(shù)人員會理解，參考延遲線74的尺寸可被設(shè)置成通過延遲線74來控制延遲。參 考延遲線74可被構(gòu)建在包含隔離緩沖器SO1和502、參考緩沖器76、相位比較器78等的集 成電路上，或者可被設(shè)置在這樣的集成電路外部。由于集成電路上組件的實際尺寸可通過 光刻控制，因此能將各部分之間的差異減到最小。在需要更精確的絕對或相對延遲控制的 高要求應(yīng)用中，可應(yīng)用激光微調(diào)來調(diào)節(jié)延遲線74。如果不用激光微調(diào)的話，可能會由于用來 構(gòu)造傳輸線路的材料或基片的熱膨脹系數(shù)(Tce)而引入傳輸線路延遲的輕微差異。在這些 情況下，可通過調(diào)整延遲鎖定環(huán)路來穩(wěn)定傳輸線路的相對較小的延遲差異。相位比較器78測量來自參考延遲線74和參考緩沖器76的輸出的相位差異。相 位比較器78的輸出驅(qū)動低通濾波器或環(huán)路濾波器電路80。濾波器80過濾相位比較器信號 以生成與相位誤差成比例的控制電壓。然后這一相位誤差控制電壓被用來調(diào)整參考緩沖器 76的延遲。受電壓控制的參考緩沖器76、相位比較器78和低通濾波器80的組合通常被稱 為“延遲鎖定環(huán)路”。因此，延遲控制電路70向參考緩沖器76提供時間進程和溫度無關(guān)參 考，并進一步將控制電壓應(yīng)用到多個隔離緩沖器，諸如SO1和502。圖8的延遲控制電路70迫使經(jīng)過參考緩沖器76的延遲與經(jīng)過參考延遲線74的 延遲相匹配。因為經(jīng)過參考延遲線74的延遲通常不為環(huán)境條件(例如，溫度或電源電壓) 所改變，因此盡管環(huán)境溫度或其電源電壓發(fā)生了改變，延遲控制電路70仍使經(jīng)過參考緩沖 器76的延遲保持恒定。
圖8的延遲控制電路70進一步控制隔離緩沖器SO1和512的偏置電壓，其中隔離 緩沖器50!和512被設(shè)置在單個通道42與DUT37i和372之間的支路4 和4 中。因此，延 遲控制電路70易于使經(jīng)過參考緩沖器76和隔離緩沖器SO1和502的延遲保持恒定。盡管 示出了兩個隔離緩沖器SO1和502，但是如圖所示，其它設(shè)置到其它支路的緩沖器也可由電 路70控制延遲?？蛇B接延遲控制電路70以控制提供給參考緩沖器76和隔離緩沖器SO1和502的 電壓V+和V-中的二者之一或全部以設(shè)置緩沖器延遲。因此，來自環(huán)路濾波器80的連接可 以是提供由V-或V+之一改變而來的電壓的單條線路，也可以是提供由V+和V-之一改變 而來的電壓的帶有兩條線路的總線。為保證緩沖器之間的延遲實質(zhì)上相同，參考緩沖器76和隔離緩沖器5(^5 等應(yīng) 該盡可能相似，或至少像將經(jīng)過隔離緩沖器SO1和502的延遲保持在可接受差異內(nèi)所需的那 樣相似。較佳地，參考緩沖器76與隔離緩沖器SO1和502在同一晶片上制造，并可能被設(shè)置 在同一 IC芯片上，以保證具有相似的器件和溫度特性。參考緩沖器76和隔離緩沖器SO1和502可以是圖6中所示出的單個逆變器配置或 者是圖7中所示出的串聯(lián)逆變器。對于圖6的單個逆變器配置，延遲控制電路70控制提供 給所有緩沖逆變器的電源電壓的二者之一或全部。對于圖7的串聯(lián)逆變器配置，延遲電路 70控制串聯(lián)的第一個逆變器的電源偏置電壓，而對于第二個串聯(lián)逆變器電源電壓保持固定 為V+和V-。對于圖7的隔離緩沖器配置，參考緩沖器76和隔離緩沖器SO1和502較佳地 包括串聯(lián)逆變器以使得參考和隔離緩沖器之間的相似性最大，從而使得每個緩沖器的延遲 可被精確控制為基本相等的值。圖9示出低通濾波器的一個實施例或環(huán)路濾波器80的細節(jié)。環(huán)路濾波器80用來 集成相位比較器78的輸出，如圖8所示，并將兩個集中延遲控制電壓Vh和\提供給置于V+ 和V-系統(tǒng)電壓軌中間的參考緩沖器76與隔離緩沖器SO1和502。圖9中所示的電路提供 環(huán)路濾波器80的一個實施例，但濾波器設(shè)計并不重要，可由本領(lǐng)域普通技術(shù)人員所理解的 另一低通濾波器電路配置來代替。例如，使用電容器和電阻器的無源低通濾波器可以代替 圖9中所示出的包括有源元件放大器90和92的環(huán)路濾波器80。圖9的環(huán)路濾波器電路80接收電源軌電壓V+和V-以及相位比較器78的輸出作 為輸入。根據(jù)這些輸入，圖9的電路生成控制電壓V1^PVp電壓Vh被作為高電源輸入(即 CMOS逆變器的Vdd輸入)提供給參考緩沖器76和隔離緩沖器，Vl被作為低電源輸入(即 CMOS逆變器的Vss輸入)提供給參考緩沖器76和隔離緩沖器。環(huán)路濾波器80包括兩個差分放大器90和92。放大器90的輸出提供控制電壓VH， 而放大器92的輸出提供控制電壓Nl。電阻器94將軌電壓V+連接到放大器90的同相⑴ 輸入端，而電阻器96將軌電壓V-連接到放大器92的同相(+)輸入端。來自相位比較器78 的輸出通過電阻器98連接到放大器90的同相(+)輸入端，并通過電阻器99連接到到放大 器92的反相(-)輸入端。放大器90中反饋由將其輸出連接到其反相(_)輸入端的電阻器 100和電容器103以及將反相(_)輸入端連接到地的電阻器101提供。放大器92中反饋 由將其輸出連接到其反相㈠輸入端的電阻器102和電容器104提供。反饋電容器103和 104使得放大器90和92能用作積分器以減少噪聲。電阻器94、96、98和99用來保證電壓 Vh和八被置于V+和V-中間。
為了驅(qū)動大量的緩沖器，可添加功率放大器以放大Vh和\輸出。也可期望在Vh和 八輸出與隔離緩沖器的相應(yīng)輸入之間放置電容器。這樣的電容器從電源中濾除高頻噪聲。圖9的電路被設(shè)計為防止隔離緩沖器輸出端的數(shù)字信號改變其電源輸入，而是使 其位于V+和V-電源電平中間。通過這樣做，后續(xù)電路的轉(zhuǎn)換將會在大約與信號的上升沿 或下降沿相等的時刻發(fā)生，正如在V+和V-電平保持不變時將會發(fā)生的那樣。通過不將隔 離緩沖器的輸出置于V+和V-中間，一個邊沿會比正常狀態(tài)更快地觸發(fā)后續(xù)電路轉(zhuǎn)換，從而 可能導致發(fā)生錯誤的測試結(jié)果。對于在圖9中所示的電路，從相位比較器78輸出的相位差越大，V1^P \之間的差 也越大。當應(yīng)用于隔離緩沖器時，來自緩沖器延遲控制電路70的V1^P八之間的差越大，隔 離緩沖器所提供的延遲就越小。圖10示出例示從圖9電路輸出的V1^P八信號的工作范圍的圖表。Vh和八的范圍 取決于于電阻器94、96、98和99所選擇的電阻值。電阻器94、96、98和99較佳地被選擇為 使得在相位差變化Vh和\發(fā)生同樣的變化，以保證Vh和\之間的中間電壓保持相同。電 阻器的電阻值進一步被選擇為使得在來自相位比較器78的相位差輸出信號為0時Vh在其 整個范圍的中間且\在其整個范圍的中間。取決于所實現(xiàn)的特定電路的需要，V1^nt的具 體范圍將會改變。圖11示出圖8的隔離緩沖器和延遲控制電路的一種替代，它被配置為減少所需的 全部電路。在圖11中，單個可變延遲隔離緩沖器110被放置在分支點之前的通道或傳輸線 路42內(nèi)。被示為逆變器的隔離緩沖器110，接收來自延遲控制電路70的可變電源偏置電 壓信號\和Vh來設(shè)置其延遲。然后固定延遲緩沖器11 和11 被包含在扇出點后的支路 4 和4 中。也被示為逆變器的緩沖器11 和11 ，從系統(tǒng)電源軌接收固定電源輸入V+ 和V-。盡管示出兩個緩沖器11 和11 ，但可以扇出到超過兩個的緩沖器。圖11中的串聯(lián)逆變器114和116代替圖8的參考緩沖器76。逆變器114接收來 自環(huán)路濾波器80的可變電源偏置電壓信號\和VH。逆變器116接收固定電源軌V+和V-。 所有逆變器較佳地做得盡可能相似，包括制作在同一半導體晶片上以產(chǎn)生相似的器件和溫 度變化特性。這樣，圖11的電路提供從公共通道的扇出，其中該公共通道帶有產(chǎn)生相同延 遲的諸延遲隔離緩沖器。由于在每個分支點中只需要單個緩沖器，因此圖11的電路有優(yōu)于 使用圖7中所示的緩沖器的圖8電路的好處。圖12示出由串聯(lián)CMOS逆變器構(gòu)成的圖7的隔離緩沖器的一個實施例，其中逆變 器51的延遲由單個延遲控制電路160控制，而逆變器52具有固定的延遲。延遲控制電路 160結(jié)合了圖7的電路60和61的功能，類似于圖11的延遲控制電路70。CMOS逆變器51包 括接收從與圖11電路70相類似的延遲控制電路160產(chǎn)生的延遲控制電壓Vh和\的PMOS 晶體管121和NMOS晶體管120。CMOS逆變器52同樣包括PMOS和NMOS晶體管，諸晶體管 由固定的V+和V-電壓軌驅(qū)動。與圖12中的改變電壓形成對比，圖13示出一種通過改變電流來控制延遲的隔離 緩沖器配置。與CMOS逆變器形成對比，圖13進一步示出緩沖器可采取其它配置，例如使用 雙極結(jié)晶體管(BJT)制成的差分放大器。如圖所示，圖13中的緩沖器51是帶有電流吸收 器130的差分放大器，該電流吸收器具有由延遲控制電路161控制的電流。在一個實施例 中，延遲控制電路161可被配置為圖8的電路70。在延遲控制電路161的這種配置中，圖8的環(huán)路濾波器80的輸出會提供被配置為差分放大器的參考緩沖器76和差分放大器緩沖器 51的電流輸入。圖13的緩沖器51包括BJT晶體管132和134，具有構(gòu)成+和-差分放大 器輸入端的基極、連接到電流吸收器130的共發(fā)射極、以及設(shè)置成通過電阻器136和138到 達V+電源軌的集電極。差分放大器51可單獨地使用，或者如果需要軌到軌(rail-to-rall)的單輸出，也 可通過第二放大器52連接到輸出端56。差分放大器51不會傳遞V+和V-電壓，因為電阻 器136和138以及電流吸收器130限制了輸出擺動。如果需要軌到軌輸出，則被配置為比 較器的放大器52將提供所需要的軌到軌擺動，其中如圖13所示出的那樣控制電壓VOH和 VOL被連接到V+和V-軌。圖14示出設(shè)置在通道42的諸支路中的隔離緩沖器5(V3，其中緩沖器旁路元件通 過電阻器140"設(shè)置在隔離緩沖器50"的輸入和輸出之間，以使得用于參數(shù)測試的泄漏電 流測量能夠進行。使用電阻器140"設(shè)置的旁路元件允許極弱電流泄漏測量。為了適應(yīng)微 弱電流泄漏測量，已知電阻值的電阻140"被連接在每個緩沖器5(V3的輸入和輸出之間。 類似于圖11的設(shè)置，圖15示出圖14電路的變體，以使用跨接多個緩沖器110和的 電阻器140"來設(shè)置緩沖器旁路元件。為了使用圖14和15的配置測量泄漏電流，在泄漏測量期間，使用高阻抗晶體管開 關(guān)或繼電器(未示出)斷開到所有緩沖器和所有不是正在測量的DUT的電源和接地，其中 高阻抗晶體管開關(guān)或繼電器被設(shè)置在電源和緩沖器之間以及在電源和諸DUT之間。于是電 壓被強迫經(jīng)過電阻器140"，由此引起的電流對保持連接到電源的所有DUT進行測量。緩沖 器和未使用的諸DUT同樣被禁用參數(shù)測試。圖16示出另一實施例，其中使用傳輸門145"設(shè)置緩沖器旁路元件以使得泄漏 和參數(shù)測試可使用通道中所設(shè)置的緩沖器150"進行。傳輸門145"被設(shè)置在每個緩沖器 150"的輸入端和輸出端之間。傳輸門145"可被形成為具有PMOS和NMOS晶體管的標準 CMOS器件，其源極-漏極通路并聯(lián)連接且其柵極通過逆變器連接在一起以提供控制輸入。 傳輸門145"同樣可以由單個PMOS或NMOS晶體管和提供控制輸入的門構(gòu)成，其中PMOS或 NMOS晶體管帶有跨接緩沖器的源極-漏極通路。同樣可使用不同類型的晶體管來構(gòu)成傳輸 門，例如使用BJT晶體管。圖16示出圖17的電路的變體，以在需要時使用傳輸門145"設(shè) 置跨接多個緩沖器110和112"的緩沖器旁路元件。為使用傳輸門145"提供參數(shù)測試，在一個實施例中，當連接到諸待測DUT的傳輸 門被啟用時，緩沖器150"或112"被置于三態(tài)模式。為對此作出說明，輸出啟用信號OE被 示為以相反極性提供，以便在圖16-17中的不同時刻啟用三態(tài)緩沖器和傳輸門。這一實施 例適用于測量較大泄漏值，并且不需斷開緩沖器設(shè)備的電源和接地。同樣，電源可保持連接 到不作測試的諸DUT。對于圖17的配置，緩沖器110不是三態(tài)緩沖器，因為其信號通路被緩 沖器112"所阻塞。然而，如果來自緩沖器110的泄漏會影響測試測量，則將緩沖器110作 為三態(tài)設(shè)備也是所期望的。如參考圖11所述，圖17的配置進一步使用更少來自延遲控制 電路的線路。本發(fā)明進一步提供使用具有根據(jù)本發(fā)明所述的緩沖器旁路元件的緩沖器來校準 系統(tǒng)的方法。校準提供經(jīng)過緩沖器的延遲的指示，從而可根據(jù)使用包含該緩沖器的通道線 路得到的測試結(jié)果校準消除緩沖器延遲。校準過程可以使用圖14-17所示的任一電路配置來執(zhí)行。結(jié)合活動的一個或多個緩沖器，并進一步結(jié)合常規(guī)的時域反射儀(TDR)測量，第 一校準方法測試流經(jīng)緩沖器旁路元件(在泄漏測試模式中被啟用)的泄漏電流。使用TDR 比較器檢出并測量由緩沖器延遲引入的不連續(xù)性，從而允許測試系統(tǒng)的測試器通過減去緩 沖器延遲來計算并補償測試系統(tǒng)中的緩沖器。在TDR測量中提供測試脈沖，并測量來自緩 沖器輸入端和輸出端的反射脈沖。接收到來自緩沖器的輸入端和輸出端的反射之間的時差 被用來確定經(jīng)過緩沖器的延遲。如果在通道中設(shè)置串聯(lián)的多個緩沖器，類似的計算也可用 于其它緩沖器。圖18-19是示出使用具有提供不同長度延遲的緩沖器的TDR測量來確定緩沖器延 遲的時序圖。圖18示出從TDR測量設(shè)備提供的脈沖160，以及由此產(chǎn)生來自緩沖器的輸入 和輸出的返回反射162和164，其中該脈沖大約與該緩沖器延遲相等。如圖18所示，通過測 量來自緩沖器的輸入和輸出的反射162和164的上升沿之間的時差來確定緩沖器延遲。圖 19示出從TDR設(shè)備提供的脈沖170以及由此產(chǎn)生的返回反射172和174，其中該脈沖比緩 沖器延遲要小。盡管來自緩沖器的輸入和輸出的反射脈沖172和174是分開的，但緩沖器 延遲由兩個反射脈沖172和174的上升沿之間的類似測量確定。在確定并消除緩沖器延遲的第二校準方法中，從包含緩沖器的通道使用獨立的比 較測試通道。進行測量以確定連接到諸通道的公共設(shè)備的延遲，并對結(jié)果進行比較，其差異 指示緩沖器延遲。如果測試系統(tǒng)的所有緩沖器都在同一管芯上，或者都來自同一晶片并處 于相同溫度，則這種方法允許對緩沖器的緩沖器延遲確定被用作所有緩沖通道的緩沖器延 遲。在確定并消除緩沖器延遲的第三校準方法中，使用具有已知或已校準延遲的晶片 或其它DUT?？墒褂梅蔷彌_通道來確定測試設(shè)備的延遲。然后用緩沖通道進行測量，并且通 過減去除了已知設(shè)備的已校準延遲之外的延遲，調(diào)整經(jīng)緩沖通道的測量以有效地校準消除 由緩沖器引起的任何延遲。盡管已經(jīng)在上面專門描述了本發(fā)明，但這只是指導本領(lǐng)域內(nèi)的普通技術(shù)人員如何 制造并使用本發(fā)明。許多其它變體都落在本發(fā)明范圍之內(nèi)，該范圍由以下權(quán)利要求書限定。
權(quán)利要求
1.一種測量測試電路中的緩沖器的延遲的方法，其中所述緩沖器被設(shè)置在第一傳輸線 路中，所述方法包括測量所述第一傳輸線路和所述緩沖器的延遲；測量第二傳輸線路的延遲，其中所述第二傳輸線路沒有緩沖器，基本上類似于所述第 一傳輸線路；以及通過確定經(jīng)過帶有所述緩沖器的所述第一傳輸線路的延遲和經(jīng)過所述第二傳輸線路 的延遲之間的差，計算經(jīng)過所述緩沖器的延遲。
2.如權(quán)利要求1所述的方法，其特征在于，緩沖器旁路元件被設(shè)置在所述緩沖器的輸 入和輸出之間。
3.一種校準消除測試電路中的緩沖器的延遲的方法，所述方法包括使用帶有所述緩沖器的所述測試設(shè)備來測量具有已知延遲的設(shè)備的延遲；以及 通過比較所述設(shè)備的實測延遲與所述已知延遲，校準消除所述緩沖器的延遲。
4.如權(quán)利要求3所述的方法，其特征在于，緩沖器旁路元件被設(shè)置在所述緩沖器的輸 入和輸出之間。
全文摘要
提供了一種使得泄漏電流測量或參數(shù)測試可用設(shè)置在通道線路中的隔離緩沖器來執(zhí)行的系統(tǒng)，多個這種隔離緩沖器被用來將單個信號通道連接到多個線路。通過設(shè)置在每一個緩沖器的輸入和輸出之間的緩沖器旁路元件，諸如電阻器或傳輸門，來提供泄流電流測量。通過使用TDR測量來基于通過緩沖器旁路元件的反射脈沖確定緩沖器延遲，緩沖器旁路元件可被用來校準消除測試系統(tǒng)中的緩沖器延遲。通過比較測量緩沖和非緩沖通道線路或者通過測量具有已知延遲的設(shè)備，同樣可校準消除緩沖器延遲。
文檔編號G01R31/28GK102053221SQ20101053627
公開日2011年5月11日 申請日期2005年9月8日 優(yōu)先權(quán)日2004年9月9日
發(fā)明者C.A.米勒 申請人:佛姆法克特股份有限公司