專利名稱：一種基于可編程器件的可控集成電路測試系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種集成電路測試系統(tǒng)及方法，特別涉及一種基于可編程器件的可控集成電路測試系統(tǒng)及方法。
背景技術(shù)：
隨著電子技術(shù)的不斷發(fā)展，特別是各種集成電路的不斷涌現(xiàn)，對集成電路產(chǎn)品本身的性能和質(zhì)量要求越來越高，因此集成電路測試就成為了保證集成電路性能、質(zhì)量的關(guān)鍵手段之一。
隨著各類電子產(chǎn)品的數(shù)碼化，對集成電路的需求大幅增長，對測試系統(tǒng)的需求也就越來越迫切。對集成電路進行測試首先要滿足其邏輯功能的正確，其次測試各項指標(biāo)(速度、準(zhǔn)確率、穩(wěn)定性)和各種電氣參數(shù)，涉及到測試方法和測試程序以及測試系統(tǒng)的設(shè)計。集成電路測試的主要目的是保證器件在指定的環(huán)境條件下能完全實現(xiàn)設(shè)計規(guī)格書所規(guī)定的功能及性能指標(biāo)。
目前能大批量測試集成電路的設(shè)備非常昂貴，而且這些測試儀的測試對象、測試方法以及測試內(nèi)容都存在差異，因此各系統(tǒng)的結(jié)構(gòu)、配置和技術(shù)性能差別較大，不具備為各種類型的集成電路提供通用測試。低價的專用測試儀又不能滿足測試的可靠性和通用性要求。
也存在其他低成本的解決方案，但不具備通用性和靈活性。對于批量比較大的產(chǎn)品測試總的來說仍然不能起到節(jié)省成本的效果。同時也無法提高測試速度，延長了產(chǎn)品進入市場的時間。
為解決上述缺陷，本發(fā)明的創(chuàng)作人員經(jīng)過長時間的研究和試驗，終于提出一種新的技術(shù)方案。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種基于可編程器件的可控集成電路測試系統(tǒng)及方法，使集成電路測試系統(tǒng)具有通用性、完備性和針對性，從而實現(xiàn)降低產(chǎn)品成本，提高測試效率的目的。
為實現(xiàn)上述目的，本發(fā)明所采用的技術(shù)方案在于，提供一種基于可編程器件的可控集成電路測試系統(tǒng)，其針對于數(shù)字集成電路，其包括一測試平臺，其設(shè)置有集成電路測試電路邏輯的可編程器件開發(fā)平臺；一測試芯片適配器，其通過插接座將所述的可編程器件的所有管腳引出，與目標(biāo)芯片建立對應(yīng)連接，從而進行數(shù)據(jù)的交互傳輸；一時鐘發(fā)生系統(tǒng)，產(chǎn)生多路獨立的時鐘，其與所述的可編程器件測試平臺相連，向其提供時鐘信號；一電源控制系統(tǒng)，其與測試芯片適配器相連接，提供可控的電源給目標(biāo)芯片；一控制終端，其發(fā)出頻率控制指令控制所述的時鐘發(fā)生系統(tǒng)，發(fā)出電平控制指令控制所述的電源控制系統(tǒng)，以及向所述的可編程器件測試平臺下載測試邏輯程序，并進行測試控制的數(shù)據(jù)交互，實現(xiàn)對集成電路各項測試的控制；較佳的，所述的時鐘發(fā)生系統(tǒng)是由高速串行線接口電路和時鐘發(fā)生器串接組成，所述的高速串行線接口電路將控制終端的串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號，所述的時鐘發(fā)生器接收所述信號并產(chǎn)生多路相互獨立的差分時鐘信號傳給可編程器件測試平臺；較佳的，所述的高速串行線接口電路為一MCU單片機，其將控制終端的串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號；所述的時鐘發(fā)生器包括一波形產(chǎn)生芯片、一倍頻器、一多路選擇器以及一低壓差分電路，其中所述波形產(chǎn)生芯片產(chǎn)生一個小范圍的頻率，所述倍頻器對波形產(chǎn)生芯片的輸出信號進行倍頻，通過所述多路選擇器選擇倍頻或不倍頻的波形作為輸出，所述的低壓差分電路將多路選擇器的單端輸出進行差分變換；較佳的，所述的控制終端為一計算機，所述的計算機通過高速串行總線，向所述的時鐘發(fā)生系統(tǒng)以及電源控制系統(tǒng)傳送控制指令；較佳的，所述的測試芯片適配器根據(jù)目標(biāo)芯片的封裝進行連接，根據(jù)測試要求提取芯片管腳信號；較佳的，所述的電源控制系統(tǒng)為一程控電源；較佳的，所述的可編程器件測試平臺中置有大量的圖形發(fā)生器；較佳的，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一；同時本發(fā)明又提出了一種基于可編程器件的可控集成電路測試方法，其通過所述的基于可編程器件的可控集成電路測試測試系統(tǒng)實現(xiàn)的，其包括的步驟為步驟a安裝目標(biāo)芯片；步驟b將控制終端的測試邏輯程序下載的可編程器件測試平臺；步驟c進行系統(tǒng)的初始化；步驟d設(shè)定測試頻率；步驟e通過控制終端向可編程器件測試平臺發(fā)送測試指令；步驟f可編程器件測試平臺根據(jù)所述的測試指令使目標(biāo)芯片進行相應(yīng)操作，并獲得目標(biāo)芯片的操作結(jié)果；步驟g與在可編程器件測試平臺中預(yù)期的結(jié)果進行比較，若相同，則執(zhí)行下述步驟i；若不相同則在執(zhí)行下述步驟h；步驟h目標(biāo)芯片存在缺陷，將錯誤信息回顯至所述的控制終端；步驟i判斷是否結(jié)束測試過程，若否，則返回前述步驟b、步驟c以及步驟d其中之一；若是，則執(zhí)行下述步驟j；步驟j結(jié)束測試過程；較佳的，所述的初始化為目標(biāo)芯片設(shè)定測試的電壓；較佳的，所述的頻率設(shè)定是通過控制終端的頻率控制單元實現(xiàn)的，只需輸入所需頻率的大小，進而控制多個獨立時鐘之一或全部的頻率輸出；較佳的，所述的安裝目標(biāo)芯片，是將目標(biāo)芯片設(shè)置在具有對應(yīng)引腳的適配器上，同一類封裝一致的目標(biāo)芯片對應(yīng)同一種適配器，通過更換適配器芯片插座封裝測試不同類型的目標(biāo)芯片；較佳的，所述的測試指令以及回顯信息具有確定的幀格式；較佳的，對所述的存儲器芯片測試指令中包含有測試各種項目，所述的測試項目為功能測試、直流參數(shù)測試以及交流參數(shù)測試；較佳的，所述功能測試為使用設(shè)置于可編程器件測試平臺的圖形發(fā)生器，產(chǎn)生多種多樣的圖形對存儲其芯片進行測試；較佳的，所述的直流參數(shù)測試為基于歐姆定律的用來確定器件電參數(shù)的穩(wěn)態(tài)測試方法，其包括開路/短路測試，輸出驅(qū)動電流測試、漏電電源測試、電源電流測試、轉(zhuǎn)換電平測試；較佳的，所述的交流參數(shù)測試為測量器件晶體管轉(zhuǎn)換狀態(tài)時的時序關(guān)系，包括傳輸延遲測試，建立保持時間測試、功能速度測試、存取時間測試、刷新/等待時間測試，上升/下降時間測試；較佳的，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一。


圖1為本發(fā)明一種基于可編程器件的可控集成電路測試系統(tǒng)的總體結(jié)構(gòu)一較佳實施例的示意圖；圖2為本發(fā)明一種基于可編程器件的可控集成電路測試系統(tǒng)包含的多路獨立時鐘發(fā)生系統(tǒng)示意圖；圖3為典型的時鐘發(fā)生系統(tǒng)結(jié)構(gòu)圖；圖4為本發(fā)明一種基于可編程器件的可控集成電路測試方法所包含的測試流程圖；圖5為本發(fā)明一種基于可編程器件的可控集成電路測試系統(tǒng)傳輸數(shù)據(jù)的幀格式示意圖。
具體實施例方式
以下結(jié)合附圖，對本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點作更詳細的說明。
本發(fā)明所提供的測試系統(tǒng)以及測試方法都是針對數(shù)字集成電路芯片提出的。
請參閱圖1所示，其為本發(fā)明提出的一種基于可編程器件的可控集成電路測試系統(tǒng)的總體結(jié)構(gòu)示意圖；其包括一測試平臺4，其設(shè)置有集成電路測試電路邏輯的可編程器件開發(fā)平臺；一測試芯片適配器5，其通過插接座將所述的可編程器件的所有管腳引出，與目標(biāo)芯片建立對應(yīng)連接，從而進行數(shù)據(jù)的交互傳輸；一時鐘發(fā)生系統(tǒng)2，產(chǎn)生多路獨立的時鐘，其與所述的可編程器件測試平臺4相連，向其提供時鐘信號；一電源控制系統(tǒng)3，其與測試芯片適配器5相連接，提供可控的電源給目標(biāo)芯片；一控制終端1，其發(fā)出頻率控制指令控制所述的時鐘發(fā)生系統(tǒng)2，發(fā)出電平控制指令控制所述的電源控制系統(tǒng)3，以及向所述的可編程器件測試平臺4下載測試邏輯程序，并進行測試控制的數(shù)據(jù)交互，實現(xiàn)對集成電路各項測試的控制；其中所述的測試平臺4采用的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一，由于FPGA不但具有可編程的優(yōu)點，還不存在掩模成本，用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同的功能，在系統(tǒng)開發(fā)或測試階段這一點是非常有吸引力的，因為在這一階段仍可進行設(shè)計修改，并且不用花費巨大的額外成本。它的可編程特點，使開發(fā)人員可針對特定的應(yīng)用而定制硬件。因此，僅使用所需要的硬件即可，而不必做出任何板級變動；另外FPGA有充裕的資源，片內(nèi)資源可以任意應(yīng)用，設(shè)計者可以在速度、硬件邏輯、存儲器、代碼大小和成本之間做出折衷。當(dāng)電路有少量改動時，更能顯示出FPGA的優(yōu)勢；最后FPGA軟件易學(xué)易用，可以使設(shè)計人員更能集中精力進行電路設(shè)計，快速將產(chǎn)品推向市場。所以利用FPGA開發(fā)平臺設(shè)計定制的測試系統(tǒng)的測試平臺，能增加新的功能特性及優(yōu)化性能。在本發(fā)明中，功能強大的集成開發(fā)環(huán)境把硬核、軟核和MCU結(jié)合起來，向FPGA寫入測試電路邏輯程序和大量算法圖形(pattern)，還能外接算法圖形存儲器擴充容量，因此我們這里以FPGA作為可編程器件的一較佳實施例進行應(yīng)用，其它的可編程器件由于其在總體特點上與FPGA類似，這里就不再進行贅述了。
所述的控制終端可為一計算機1，當(dāng)然也可以為嵌入式系統(tǒng)或單片機等其他處理器設(shè)備，用所述計算機1控制測試系統(tǒng)，其可以通過軟件編程為用戶提供友好、易于操作的界面，其中包含頻率控制單元11，用來控制時鐘發(fā)生系統(tǒng)產(chǎn)生相互獨立的多路時鐘信號，該信號通過高速串行線63傳送到時鐘發(fā)生系統(tǒng)2，用戶直接在界面上輸入所需頻率大小即可，多個獨立時鐘可以任選，也可以同時控制；測試控制單元12，通過串行線61向FPGA測試平臺4發(fā)送控制指令，控制指令包含多種測試項目并有確定的幀格式71；測試邏輯單元13是測試電路邏輯程序，通過FPGA測試平臺4的開發(fā)板的配套下載軟件通過下載線62下載到FPGA測試平臺4中；電源控制系統(tǒng)3配套的電源控制單元14，可在虛擬的電源信號發(fā)生器畫面上設(shè)定電壓大小。該控制指令通過高速串行線64傳送給電源控制系統(tǒng)，相應(yīng)的電源提供給被測的目標(biāo)芯片。
所述的FPGA測試平臺4上配有和控制終端計算機1、時鐘發(fā)生系統(tǒng)2、測試芯片適配器5相連的各個接口，作為整個測試系統(tǒng)的核心，F(xiàn)PGA測試平臺4內(nèi)置可控測試電路邏輯，其中FPGA所有管腳經(jīng)過插座和測試芯片適配器5連接，方便更換不同芯片封裝的測試芯片適配器5，發(fā)揮其通用性。所述的電源控制系統(tǒng)3為一程控電源；請參閱圖2所示，其為本發(fā)明一種基于可編程器件的可控集成電路測試系統(tǒng)包含的多路獨立時鐘發(fā)生系統(tǒng)示意圖；所述的時鐘發(fā)生系統(tǒng)2包含高速串行線接口電路21(以USB為典型)和時鐘發(fā)生器22。所述的高速串行線接口電路21將控制終端計算機1的串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號，所述的時鐘發(fā)生器22接收所述信號并產(chǎn)生多路相互獨立的差分時鐘信號23傳給FPGA測試平臺4；請參閱圖3所示，其為典型的時鐘發(fā)生系統(tǒng)結(jié)構(gòu)圖；其對上述圖2的結(jié)構(gòu)組成進行了細分，所述的高速串行線接口電路21為一MCU單片機210，其將控制終端計算機1的串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號；所述的時鐘發(fā)生器22包括一波形產(chǎn)生芯片220、一倍頻器221、一多路選擇器222以及一低壓差分電路223，其中所述波形產(chǎn)生芯片220產(chǎn)生一個小范圍的頻率，所述倍頻器221對波形產(chǎn)生芯片220的輸出信號進行倍頻，通過所述多路選擇器222選擇倍頻或不倍頻的波形作為輸出，所述的低壓差分電路223將多路選擇器222的單端輸出進行差分變換；以保證高頻信號的傳輸質(zhì)量，差分時鐘信號23傳給FPGA測試平臺4，經(jīng)過測試邏輯轉(zhuǎn)成單端信號送至被測的目標(biāo)芯片。
為實現(xiàn)本發(fā)明的目的，本發(fā)明同時提出了一種基于可編程器件的可控集成電路測試方法，其通過上述的基于可編程器件的可控集成電路測試系統(tǒng)實現(xiàn)的，這里采用的可編程器件為FPGA；請參閱圖4所示，其為本發(fā)明一種基于可編程器件的可控集成電路測試方法所包含的測試流程圖；其包括的步驟為步驟a安裝被測的目標(biāo)芯片；步驟b將控制終端1的測試邏輯程序通過下載線62下載至FPGA測試平臺4；步驟c進行系統(tǒng)的初始化，即為目標(biāo)芯片設(shè)定測試的電壓；步驟d設(shè)定測試頻率；步驟e通過控制終端1向FPGA測試平臺4發(fā)送測試指令；步驟fFPGA測試平臺4根據(jù)所述的測試指令使目標(biāo)芯片進行相應(yīng)操作，并獲得目標(biāo)芯片的操作結(jié)果；步驟g與在FPGA測試平臺4中預(yù)期的結(jié)果進行比較，若相同，則執(zhí)行下述步驟i；若不相同則在執(zhí)行下述步驟h；步驟h目標(biāo)芯片存在缺陷，將錯誤信息回顯至所述的控制終端1；步驟i判斷是否結(jié)束測試過程，若否，則返回前述步驟b、步驟c以及步驟d其中之一；若是，則執(zhí)行下述步驟j；步驟j結(jié)束測試過程；其中，所述的頻率設(shè)定是通過控制終端1的頻率控制單元11實現(xiàn)的，只需輸入所需頻率的大小，進而控制多個獨立時鐘之一或全部的頻率輸出，在做相應(yīng)的功能測試時，所述的頻率是在被測芯片正常環(huán)境下的大小范圍內(nèi)調(diào)節(jié)；在做性能測試時其調(diào)整測芯片頻率至其上限或下限，以便能測出芯片正常工作的臨界頻率值。
所述的安裝目標(biāo)芯片，是將目標(biāo)芯片設(shè)置在具有對應(yīng)引腳的適配器上，同一類封裝一致的目標(biāo)芯片對應(yīng)同一種測試芯片適配器5，通過更換適配器芯片插座封裝測試不同類型的目標(biāo)芯片；根據(jù)上述的流程步驟，我們發(fā)現(xiàn)數(shù)據(jù)流大致可以分為以下五路第一條數(shù)據(jù)流為測試邏輯從控制終端1下載到FPGA測試平臺4；第二條數(shù)據(jù)流，頻率控制指令通過高速串行線63從計算機1傳至?xí)r鐘發(fā)生系統(tǒng)2的高速串行線接口電路21，然后將串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號傳給時鐘發(fā)生器22，接下來產(chǎn)生多路相互獨立的差分時鐘信號該信號經(jīng)過FPGA測試平臺4提取轉(zhuǎn)換成單端信號，F(xiàn)PGA測試平臺4做出時序上的處理實現(xiàn)穩(wěn)定地采集芯片的輸出數(shù)據(jù)；第三條數(shù)據(jù)流，測試指令通過串行線61從計算機1傳送到FPGA測試平臺4上；第四條數(shù)據(jù)流，電平控制指令通過高速串行線64從計算機1傳至電源控制系統(tǒng)3，然后設(shè)定目標(biāo)芯片的電壓值；第五條數(shù)據(jù)流，F(xiàn)PGA測試平臺4讀寫目標(biāo)芯片是通過測試芯片適配器5上的插座和FPGA測試平臺4所有管腳的引出插座相連所形成的數(shù)據(jù)通道進行的。
上述的步驟其根本目的，在于對被測的目標(biāo)芯片進行功能測試和性能測試，來對集成電路芯片進行一定的檢測，以存儲器芯片為例，所述的測試項目種類功能測試主要是FPGA測試平臺4中置有大容量的圖形發(fā)生器，可產(chǎn)生多種多樣的圖形(pattern)對目標(biāo)芯片進行100％測試，向存儲器寫入圖形，讀取信息并和預(yù)期信息進行比較，回讀錯誤信息；直流參數(shù)測試直流測試是基于歐姆定律的用來確定器件電參數(shù)的穩(wěn)態(tài)測試方法，包括開路/短路測試，輸出驅(qū)動電流測試、漏電電源測試、電源電流測試、轉(zhuǎn)換電平測試等；交流參數(shù)測試交流測試的目的是保證器件在正確的時間發(fā)生狀態(tài)轉(zhuǎn)換。交流參數(shù)測試測量器件晶體管轉(zhuǎn)換狀態(tài)時的時序關(guān)系，包括傳輸延遲測試，建立保持時間測試、功能速度測試、存取時間測試、刷新/等待時間測試，上升/下降時間測試；請結(jié)合圖5所示，其為本發(fā)明一種基于可編程器件的可控集成電路測試系統(tǒng)傳輸數(shù)據(jù)的幀格式示意圖；其包括測試控制指令格式71，以及回顯數(shù)據(jù)幀格式72，其中所述的測試控制指令格式71是由起始字和控制字組成，所述的回顯數(shù)據(jù)幀格式72是由地址、期望信息以及存儲信息組成。
本發(fā)明采用了上述關(guān)鍵的技術(shù)和獨特的測試方式，測試集成電路的各項指標(biāo)(速度、準(zhǔn)確率、穩(wěn)定性)。用戶和電腦交互對軟硬件進行控制就能完成測試，測試能力強、測試項目完備、可測試率高、適應(yīng)于不同的集成電路，并不局限于存儲器芯片的測試。由于采用通用性很高的FPGA測試平臺4，使本測試系統(tǒng)在成本和通用性上具有很大優(yōu)勢，在集成電路的測試技術(shù)領(lǐng)域和測試系統(tǒng)市場中具有一定優(yōu)勢。
以上所述僅為本發(fā)明的較佳實施例，對本發(fā)明而言僅僅是說明性的，而非限制性的。本專業(yè)技術(shù)人員理解，在本發(fā)明權(quán)利要求所限定的精神和范圍內(nèi)可對其進行許多改變，修改，甚至等效，但都將落入本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，其包括一測試平臺，其設(shè)置有集成電路測試電路邏輯的可編程器件開發(fā)平臺；一測試芯片適配器，其通過插接座將所述的可編程器件的所有管腳引出，與目標(biāo)芯片建立對應(yīng)連接，從而進行數(shù)據(jù)的交互傳輸；一時鐘發(fā)生系統(tǒng)，產(chǎn)生多路獨立的時鐘，其與所述的可編程器件測試平臺相連，向其提供時鐘信號；一電源控制系統(tǒng)，其與測試芯片適配器相連接，提供可控的電源給目標(biāo)芯片；一控制終端，其發(fā)出頻率控制指令控制所述的時鐘發(fā)生系統(tǒng)，發(fā)出電平控制指令控制所述的電源控制系統(tǒng)，以及向所述的可編程器件測試平臺下載測試邏輯程序，并進行測試控制的數(shù)據(jù)交互，實現(xiàn)對集成電路各項測試的控制。
2.根據(jù)權(quán)利要求1所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的時鐘發(fā)生系統(tǒng)是由高速串行線接口電路和時鐘發(fā)生器串接組成，所述的高速串行線接口電路將控制終端的串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號，所述的時鐘發(fā)生器接收所述信號并產(chǎn)生多路相互獨立的差分時鐘信號傳給可編程器件測試平臺。
3.根據(jù)權(quán)利要求2所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的高速串行線接口電路為一MCU單片機，其將控制終端的串行指令轉(zhuǎn)換成波形發(fā)生芯片及外圍電路所需的并行信號；所述的時鐘發(fā)生器包括一波形產(chǎn)生芯片、一倍頻器、一多路選擇器以及一低壓差分電路，其中所述波形產(chǎn)生芯片產(chǎn)生一個小范圍的頻率，所述倍頻器對波形產(chǎn)生芯片的輸出信號進行倍頻，通過所述多路選擇器選擇倍頻或不倍頻的波形作為輸出，所述的低壓差分電路將多路選擇器的單端輸出進行差分變換。
4.根據(jù)權(quán)利要求1所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的控制終端為一計算機，所述的計算機通過高速串行總線，向所述的時鐘發(fā)生系統(tǒng)以及電源控制系統(tǒng)傳送控制指令。
5.根據(jù)權(quán)利要求1所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的測試芯片適配器根據(jù)目標(biāo)芯片的封裝進行連接，根據(jù)測試要求提取芯片管腳信號。
6.根據(jù)權(quán)利要求1所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的電源控制系統(tǒng)為一程控電源。
7.根據(jù)權(quán)利要求1所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的可編程器件測試平臺中置有大量的圖形發(fā)生器。
8.根據(jù)權(quán)利要求1所述的一種基于可編程器件的可控集成電路測試系統(tǒng)，其特征在于，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一。
9.一種基于可編程器件的可控集成電路測試方法，其通過所述的基于可編程器件的可控集成電路測試測試系統(tǒng)實現(xiàn)的，其特征在于，其包括的步驟為步驟a安裝目標(biāo)芯片；步驟b將控制終端的測試邏輯程序下載到可編程器件測試平臺；步驟c進行系統(tǒng)的初始化；步驟d設(shè)定測試頻率；步驟e通過控制終端向可編程器件測試平臺發(fā)送測試指令；步驟f可編程器件測試平臺根據(jù)所述的測試指令使目標(biāo)芯片進行相應(yīng)操作，并獲得目標(biāo)芯片的操作結(jié)果；步驟g與在可編程器件測試平臺中預(yù)期的結(jié)果進行比較，若相同，則執(zhí)行下述步驟i；若不相同則在執(zhí)行下述步驟h；步驟h目標(biāo)芯片存在缺陷，將錯誤信息回顯至所述的控制終端；步驟i判斷是否結(jié)束測試過程，若否，則返回前述步驟b、步驟c以及步驟d其中之一；若是，則執(zhí)行下述步驟j；步驟j結(jié)束測試過程。
10.根據(jù)權(quán)利要求9所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的初始化為目標(biāo)芯片設(shè)定測試的電壓。
11.根據(jù)權(quán)利要求9所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的頻率設(shè)定是通過控制終端的頻率控制單元實現(xiàn)的，只需輸入所需頻率的大小，進而控制多個獨立時鐘之一或全部的頻率輸出。
12.根據(jù)權(quán)利要求9所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的安裝目標(biāo)芯片，是將目標(biāo)芯片設(shè)置在具有對應(yīng)引腳的適配器上，同一類封裝一致的目標(biāo)芯片對應(yīng)同一種適配器，通過更換適配器芯片插座封裝測試不同類型的目標(biāo)芯片。
13.根據(jù)權(quán)利要求9所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的測試指令以及回顯信息具有確定的幀格式。
14.根據(jù)權(quán)利要求9所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，對所述的存儲器芯片測試指令中包含有測試各種項目，所述的測試項目為功能測試、直流參數(shù)測試以及交流參數(shù)測試。
15.根據(jù)權(quán)利要求14所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述功能測試為使用設(shè)置于可編程器件測試平臺的圖形發(fā)生器，產(chǎn)生多種多樣的圖形對存儲其芯片進行測試。
16.根據(jù)權(quán)利要求14所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的直流參數(shù)測試為基于歐姆定律的用來確定器件電參數(shù)的穩(wěn)態(tài)測試方法，其包括開路/短路測試，輸出驅(qū)動電流測試、漏電電源測試、電源電流測試、轉(zhuǎn)換電平測試。
17.根據(jù)權(quán)利要求14所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的交流參數(shù)測試為測量器件晶體管轉(zhuǎn)換狀態(tài)時的時序關(guān)系，包括傳輸延遲測試，建立保持時間測試、功能速度測試、存取時間測試、刷新/等待時間測試，上升/下降時間測試。
18.根據(jù)權(quán)利要求9所述的一種基于可編程器件的可控集成電路測試方法，其特征在于，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一。
全文摘要
本發(fā)明為一種基于可編程器件的可控集成電路測試系統(tǒng)，針對于數(shù)字集成電路芯片，其包括一測試平臺，一測試芯片適配器，一時鐘發(fā)生系統(tǒng)，一電源控制系統(tǒng)，一控制終端，通過對被測試的目標(biāo)芯片設(shè)置頻率、電壓以及相應(yīng)的測試命令來測試集成電路芯片的性能和功能。由于采用可編程器件的測試平臺，以及測試芯片適配器能夠?qū)ν环庋b結(jié)構(gòu)的集成電路芯片進行測試；本發(fā)明還提供了一種基于可編程器件的可控集成電路測試方法，通過上述的系統(tǒng)和方法使集成電路測試系統(tǒng)具有了通用性、完備性和針對性，從而實現(xiàn)降低產(chǎn)品成本，提高測試效率的目的。
文檔編號G01R31/317GK101029918SQ20071006295
公開日2007年9月5日 申請日期2007年1月23日 優(yōu)先權(quán)日2007年1月23日
發(fā)明者朱一明 申請人:北京芯技佳易微電子科技有限公司