專(zhuān)利名稱(chēng)：智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，屬于超大規(guī)模集成電路芯片技術(shù)領(lǐng)域。
背景技術(shù)：
三維空間中的目標(biāo)識(shí)別功能是高等動(dòng)物大腦的基本功能，也是它們能夠生存的一個(gè)基本能力。幾十年來(lái)，人們夢(mèng)想利用具有這類(lèi)生物基本功能的儀器設(shè)備能夠擴(kuò)展人類(lèi)認(rèn)知自然、保衛(wèi)自身的能力。然而，受限于緩慢發(fā)展的腦神經(jīng)科學(xué)，這方面的進(jìn)展顯得差強(qiáng)人意。比如貓頭鷹如何在高速飛行中識(shí)別、捕捉獵物？其大腦皮層視覺(jué)區(qū)域的神經(jīng)元如何進(jìn)行快速信息傳遞和處理？這些看似簡(jiǎn)單的問(wèn)題曾經(jīng)困擾了科學(xué)界數(shù)十年。1990年代末，科學(xué)家們發(fā)現(xiàn)，各個(gè)神經(jīng)元細(xì)胞之間極有可能通過(guò)發(fā)送、接收生物電脈沖實(shí)現(xiàn)信息傳遞，而電脈沖的時(shí)序則體現(xiàn)了大量不同信息的復(fù)雜程度。如果一個(gè)神經(jīng)元被外界激發(fā)從而發(fā)送一個(gè)瞬態(tài)脈沖至接收神經(jīng)元，而此時(shí)接收神經(jīng)元已經(jīng)在此前幾十毫秒內(nèi)被激發(fā)，則這二個(gè)神經(jīng)元之間傳遞的信息可能是噪聲；反之，如果接收神經(jīng)元在此后幾十毫秒內(nèi)被激發(fā)，則傳遞的為可用信息。基于這二種情況，神經(jīng)元網(wǎng)絡(luò)系統(tǒng)會(huì)自適應(yīng)地自我調(diào)整系統(tǒng)對(duì)外界的反應(yīng)能力和各個(gè)理化參數(shù)，過(guò)濾噪聲并達(dá)到最佳的信號(hào)處理狀態(tài)。這一重要發(fā)現(xiàn)，即Spike Timing Dependent Plasticity(STDP)，為現(xiàn)代神經(jīng)信息學(xué)的深入研究奠定了基礎(chǔ)。STDP機(jī)制廣泛存在于高等動(dòng)物(包括人類(lèi))的各個(gè)中樞神經(jīng)系統(tǒng)和記憶神經(jīng)元區(qū)(Hippocampus)中。通過(guò)對(duì)大腦早期視覺(jué)神經(jīng)區(qū)域(V1區(qū))的深入研究，德國(guó)著名科學(xué)家Florentine Worgotter教授提出了一個(gè)新穎實(shí)用的高速，實(shí)時(shí)在線目標(biāo)識(shí)別方法。這此基礎(chǔ)上，我們發(fā)現(xiàn)，一個(gè)結(jié)合了STDP自適應(yīng)機(jī)制的目標(biāo)識(shí)別系統(tǒng)可以大幅提高原系統(tǒng)的識(shí)別精度，同時(shí)也更接近生物學(xué)原理。
近幾十年來(lái)，國(guó)內(nèi)外科學(xué)界在目標(biāo)模式重建與識(shí)別領(lǐng)域進(jìn)行了廣泛與深入的理論研究，然而，受限于電子學(xué)與計(jì)算機(jī)科學(xué)的發(fā)展情況，直到上個(gè)世紀(jì)末人們才嘗試將有關(guān)理論應(yīng)用于實(shí)踐中。例如，在動(dòng)態(tài)環(huán)境中進(jìn)行目標(biāo)模式重建與識(shí)別(包括特征點(diǎn)提取，紋理分析，距離估計(jì)及運(yùn)動(dòng)狀態(tài)分析等)常采用雙眼視差(Binocular Disparity)的方法，近年來(lái)，超大規(guī)模集成電路技術(shù)的發(fā)展使得用硬件實(shí)時(shí)實(shí)現(xiàn)該類(lèi)算法成為可能。由于雙眼視差法需比較二個(gè)分布在不同空間的傳感器的輸出信號(hào)間的差別，而通常二個(gè)傳感器的間距很小，因此，其主要局限是，如果距目標(biāo)的距離過(guò)大，則二個(gè)信號(hào)間的差別可能無(wú)法辨別，故無(wú)法對(duì)遠(yuǎn)距離的目標(biāo)(例如，超過(guò)感光器件，或人類(lèi)視覺(jué)的距離)進(jìn)行識(shí)別。其他的動(dòng)態(tài)環(huán)境中的目標(biāo)模式重建與識(shí)別方法還有T.Delbruck和H.C.Jiang等提出的基于相關(guān)的運(yùn)動(dòng)檢測(cè)，然而，該類(lèi)方法用集成電路局部實(shí)現(xiàn)后，只適用于檢測(cè)某個(gè)以特定速度運(yùn)動(dòng)的目標(biāo)，同時(shí)，一個(gè)完整系統(tǒng)的設(shè)計(jì)會(huì)占用極大的集成電路芯片空間，這使得其實(shí)際上無(wú)法生產(chǎn)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，與信號(hào)錄入電路及最新的地址事件代表模式(AER)電路來(lái)實(shí)現(xiàn)三維空間自適應(yīng)多模態(tài)動(dòng)態(tài)定位和目標(biāo)識(shí)別。
本發(fā)明的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的，一種智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，其特征是所述的信號(hào)處理電路由集成的若干神經(jīng)元軸及每個(gè)神經(jīng)元軸上的若干神經(jīng)元電路單元構(gòu)成；各神經(jīng)元電路單元均由神經(jīng)元主干電路，系統(tǒng)自適應(yīng)發(fā)生器電路，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊組成；
任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路模塊中差分運(yùn)算放大器A1的比較門(mén)檻輸入口Vth與上一個(gè)間隔相鄰神經(jīng)元電路單元中的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容C3輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其差分運(yùn)算放大器比較門(mén)檻輸入口Vth連接高電平；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路模塊中的RS觸發(fā)器T2輸出端連接的一個(gè)與非門(mén)的輸入口Vrecepti連接外接傳感器的傳感單元；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路模塊中通過(guò)一個(gè)或非門(mén)和一個(gè)非門(mén)與二個(gè)RS觸發(fā)器T1和T2輸入端分別相連的活動(dòng)輸入接口Vspki-1、新特征點(diǎn)輸入接口Vnewi-1對(duì)應(yīng)連接上一個(gè)相鄰神經(jīng)元電路單元中神經(jīng)元主干電路模塊的活動(dòng)輸出接口Vspki、新特征點(diǎn)輸出接口Vspki，無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在時(shí)，其活動(dòng)輸入接口Vspki-1、新特征點(diǎn)輸入接口Vnewi-1連接高電平；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路的電流鏡電路M1中一個(gè)NMOS晶體管的基極為權(quán)重輸入口Vw，與上一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路的權(quán)重輸出口Vweighti相連，無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在時(shí)，其權(quán)重輸入口Vw連接高電平；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路所有三個(gè)RS觸發(fā)器的一輸入口與外部復(fù)位信號(hào)口Vpreset連接；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器電路中的比較器電路B5、B6的電流鏡中一個(gè)NMOS管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容C3輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其連接高電平；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器電路中RS觸發(fā)器T4的一個(gè)輸入口與外部復(fù)位信號(hào)口Vpreset連接；另二個(gè)輸入口分別與上一個(gè)相鄰神經(jīng)元電路單元中的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki、新特征點(diǎn)輸出口Vnewi連接；無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在，其活動(dòng)輸入接口Vspki-1、新特征點(diǎn)輸入接口Vnewi-1連接高電平；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路中的比較器電路B1、B2的電流鏡中一個(gè)NMOS管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容C3輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其連接高電平；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路中對(duì)權(quán)重電容C4起充電作用的電流鏡M2里一個(gè)NMOS的基極LTPi+1連接下一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器電路模塊輸出LTPi，無(wú)下一個(gè)神經(jīng)元電路單元時(shí)，該NMOS的基極LTPi+1空置；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路中對(duì)權(quán)重電容C4起放電作用的電流鏡M3里一個(gè)PMOS的基極通過(guò)一個(gè)反相器連接下一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器電路模塊輸出LTDi，無(wú)下一個(gè)神經(jīng)元電路單元時(shí)，LTDi+1輸入口空置；任一個(gè)神經(jīng)元電路單元中，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的活動(dòng)輸入接口Vspki+1，即一個(gè)RS觸發(fā)器的輸入口Vspki+1與下一個(gè)相鄰神經(jīng)元電路單元的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki相連，無(wú)下一個(gè)神經(jīng)元電路單元時(shí)，其活動(dòng)輸入接口Vspki+1空置；任一個(gè)神經(jīng)元電路單元中，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的活動(dòng)輸入接口Vspki+2，即一個(gè)與非門(mén)的輸入口Vspki+2與下一個(gè)間隔相鄰神經(jīng)元電路單元的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki相連，無(wú)下一個(gè)間隔神經(jīng)元電路單元時(shí)，其活動(dòng)輸入接口Vspki+2空置。
神經(jīng)元電路單元中神經(jīng)元主干電路由一個(gè)差分運(yùn)算放大器，三個(gè)RS觸發(fā)器，一個(gè)電流鏡電路，連接神經(jīng)元主干電路模塊輸出Vspki和差分運(yùn)算放大器正向輸入端的反饋電容，連接差分運(yùn)算放大器正向輸入端和地的神經(jīng)元膜電容，若干起數(shù)字控制作用的與非門(mén)，或非門(mén)，邏輯反相器和起開(kāi)關(guān)作用的NMOS晶體管組成；差分運(yùn)算放大器的輸出口與一個(gè)反相器的輸入口相連接；差分運(yùn)算放大器的輸入口與電流鏡電路中PMOS晶體管的漏極輸出口連接；三個(gè)RS觸發(fā)器的一輸入口與外部復(fù)位信號(hào)口Vpreset連接，另一輸入口分別與本電路中的活動(dòng)輸出接口Vspki、新特征點(diǎn)輸出口Vnewi連接，再一輸入口分別與一個(gè)反相器的輸出口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接另一個(gè)反相器及或非門(mén)的輸入口；與一個(gè)RS觸發(fā)器的輸入口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)與非門(mén)的輸入口；與一個(gè)或非門(mén)的輸出口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)反相器的輸入口；電流鏡電路M1由二個(gè)PMOS和二個(gè)NMOS晶體管組成，一個(gè)PMOS晶體管源極接模擬電源電壓，另一個(gè)PMOS晶體管源極接偏置電壓Ve，一個(gè)起開(kāi)關(guān)作用的NMOS晶體管的基極接一個(gè)反相器的輸出，另一個(gè)起電流強(qiáng)度調(diào)節(jié)作用的NMOS晶體管的基極接權(quán)重電容C4的輸出。
神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器電路由二個(gè)二階比較器電路，一個(gè)RS觸發(fā)器，一個(gè)二輸入與非門(mén)，四個(gè)邏輯反相器和二個(gè)起開(kāi)關(guān)作用的NMOS晶體管組成；二個(gè)二階比較器電路中各自的PMOS晶體管的源極都連接模擬電源電壓，四個(gè)偏置NMOS管的基極接偏置電壓Vaaa，漏極接模擬地，一個(gè)二階比較器電路B5中一個(gè)NMOS晶體管的基極為膜電容電壓輸入口Vmemi與本神經(jīng)元中神經(jīng)元主干電路模塊中的膜電容電壓輸出口Vmemi相連，另一個(gè)NMOS晶體管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容C3輸出口VTOTi相連，另一個(gè)二階比較器電路中兩個(gè)NMOS晶體管基極所接信號(hào)同第一個(gè)二階比較器中兩個(gè)NMOS晶體管基極所接信號(hào)互換位置；RS觸發(fā)器的輸出連接一個(gè)與非門(mén)的輸入口，與非門(mén)的另一個(gè)輸口vswitch與神經(jīng)元主干電路模塊中的傳感器輸入接口VRecepti相連。
神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路由二個(gè)二階比較器電路，二個(gè)一階比較器電路，一個(gè)充電電流鏡電路，一個(gè)放電電流鏡電路，四個(gè)整形反相器，一個(gè)邏輯反相器，一個(gè)權(quán)電壓電容，八個(gè)起開(kāi)關(guān)作用的NMOS晶體管和三個(gè)起開(kāi)關(guān)作用的PMOS晶體管組成；二個(gè)二階比較器電路中各自的PMOS晶體管的源極都連接模擬電源電壓，四個(gè)偏置NMOS管的基極接偏置電壓Vaaa，漏極接模擬地，系統(tǒng)自適應(yīng)發(fā)生器電路中一個(gè)二階比較器電路B1中一個(gè)NMOS晶體管的基極為膜電容電壓輸入口Vmemi與本神經(jīng)元中神經(jīng)元主干電路模塊中的膜電容電壓輸出口Vmemi相連，另一個(gè)NMOS晶體管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容C3輸出口VTOTi相連，另一個(gè)二階比較器電路中兩個(gè)NMOS晶體管基極所接信號(hào)同第一個(gè)二階比較器中兩個(gè)NMOS晶體管基極所接信號(hào)互換位置；兩個(gè)一階比較器電路中的一個(gè)PMOS晶體管的源極接模擬電源電壓、基極接偏置vbias2，另二個(gè)PMOS管的基極分別接偏置電壓Vmax_adapt和本模塊的權(quán)重輸出口Vweighti；充電電流鏡電路中一個(gè)PMOS管的漏極為該電流鏡電路的電流輸出口，連接本模塊權(quán)重電容Vweight的一端，三個(gè)起開(kāi)關(guān)限制電流強(qiáng)度作用的NMOS晶體管中，第一個(gè)NMOS的基極同時(shí)連接二個(gè)NMOS開(kāi)關(guān)晶體管的漏極，第二個(gè)NMOS的基極連接一個(gè)一階比較器電路B3的輸出，第三個(gè)NMOS的基極連接下一個(gè)相鄰神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器模塊中增強(qiáng)信號(hào)輸出LTPi；放電電流鏡電路中一個(gè)NMOS管的源極為該電流鏡電路的電流輸入口，連接本模塊權(quán)重電容Vweight的一端，三個(gè)起開(kāi)關(guān)限制電流強(qiáng)度作用的PMOS晶體管中，第一個(gè)PMOS的基極同時(shí)連接二個(gè)NMOS開(kāi)關(guān)晶體管的漏極，第二個(gè)PMOS的基極連接另一個(gè)一階比較器電路B4的輸出，第三個(gè)PMOS的基極通過(guò)一個(gè)反相器與下一個(gè)相鄰神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器模塊中削弱信號(hào)輸出LTDi相連接，其源極接偏置電壓Vmax，本模塊權(quán)電壓電容C4的另一端接模擬地；神經(jīng)元電路單元中特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路由一個(gè)給電容充電的電流鏡電路，三個(gè)起開(kāi)關(guān)作用的NMOS晶體管，一個(gè)存儲(chǔ)電壓以表示時(shí)間長(zhǎng)短的計(jì)時(shí)電容及邏輯電路組成；邏輯電路由二個(gè)RS觸發(fā)器，八個(gè)邏輯反相器，二個(gè)或非門(mén)和二個(gè)與非門(mén)組成；電流鏡電路中一個(gè)PMOS晶體管源極接模擬電源電壓，另一個(gè)PMOS晶體管源極接偏置電壓Ve，其漏極為電流鏡的電流輸出口，連接本模塊中TOT電容輸出端，二個(gè)起開(kāi)關(guān)限制電流強(qiáng)度作用的NMOS晶體管中，第一個(gè)NMOS的基極連接偏置電壓vbias3，第二個(gè)NMOS晶體管的基極與邏輯電路中允許對(duì)TOT電容充電的信號(hào)charge相連接，控制計(jì)時(shí)輸出的NMOS晶體管的基極與邏輯電路輸出端clear連接；任一個(gè)神經(jīng)元電路單元中，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中邏輯電路的活動(dòng)輸入接口Spki、新特征點(diǎn)輸入接口Vnewi對(duì)應(yīng)連接本神經(jīng)元電路單元中神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Spki、新特征點(diǎn)輸出接口Vnewi相連。
本發(fā)明采用0.35微米CMOS工藝，集成由若干神經(jīng)元電路單元互連網(wǎng)絡(luò)構(gòu)成的基本神經(jīng)元軸及若干神經(jīng)元軸構(gòu)成；各神經(jīng)元電路單元均由神經(jīng)元主干電路，系統(tǒng)自適應(yīng)發(fā)生器電路，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊組成；神經(jīng)元電路單元呈放射狀分布在很多神經(jīng)元軸上，該網(wǎng)絡(luò)能夠接收來(lái)自前端傳感器的光或電磁連續(xù)信號(hào)，檢測(cè)出三維空間中物體的特征點(diǎn)和它們與圖像傳感器之間的動(dòng)態(tài)距離，根據(jù)信號(hào)在信號(hào)流中的運(yùn)行規(guī)律，通過(guò)場(chǎng)論的數(shù)學(xué)方法實(shí)時(shí)計(jì)算目標(biāo)物體的相對(duì)本系統(tǒng)的位置，從而達(dá)到精確定位目標(biāo)的目的。通過(guò)預(yù)先存儲(chǔ)的目標(biāo)模式和我們新穎的基于神經(jīng)元網(wǎng)絡(luò)的三維成像技術(shù)實(shí)時(shí)獲取的模式相比照，可以同時(shí)達(dá)到精確的目標(biāo)識(shí)別的目的。其輸入信號(hào)可以是光波或電磁波，這極大地有利于提高系統(tǒng)的搜索范圍。本發(fā)明非常適合安裝在小至便攜式火箭，大至巡航導(dǎo)彈等一系列對(duì)目標(biāo)識(shí)別精度要求較高的軍用設(shè)備上，在民用方面該也有廣泛的用途，如在交通領(lǐng)域，可作為民航導(dǎo)航或汽車(chē)避碰裝置等等。


圖1為本發(fā)明中神經(jīng)元電路單元在系統(tǒng)中的分布結(jié)構(gòu)示意圖；圖2為本發(fā)明中基本神經(jīng)元軸結(jié)構(gòu)示意圖；圖3為本發(fā)明中神經(jīng)元電路單元結(jié)構(gòu)框圖；圖4為本發(fā)明中神經(jīng)元主干電路圖；圖5為本發(fā)明中自適應(yīng)發(fā)生器電路圖；圖6為本發(fā)明中系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路圖；圖7為本發(fā)明中特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路圖。
具體實(shí)施例方式
結(jié)合附圖和實(shí)施例進(jìn)一步說(shuō)明本發(fā)明，作為智能機(jī)器視覺(jué)識(shí)別系統(tǒng)，應(yīng)該包括三個(gè)部分，即信號(hào)錄入電路、信號(hào)處理電路及兩部分電路之間的信號(hào)通訊即最新的地址事件代表模式(AER)電路構(gòu)成，實(shí)現(xiàn)模擬高等動(dòng)物大腦早期視覺(jué)神經(jīng)對(duì)三維空間中的目標(biāo)自適應(yīng)多模態(tài)動(dòng)態(tài)定位和目標(biāo)識(shí)別。在光輸入模態(tài)時(shí)，信號(hào)錄入電路可采用自行設(shè)計(jì)的圖像傳感器或者采用商用高清晰攝像頭，在電磁波輸入模態(tài)時(shí)，信號(hào)錄入電路可采用電磁波接收模塊。本發(fā)明是用CMOS超大規(guī)模集成電路(VLSI)技術(shù)實(shí)現(xiàn)的智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中信號(hào)處理電路。
如圖3所示，本實(shí)施例實(shí)現(xiàn)了單軸若干個(gè)神經(jīng)元電路單元的互連網(wǎng)絡(luò)，每個(gè)神經(jīng)元電路單元的主體由一個(gè)積分反應(yīng)型(Integrate andFiring)神經(jīng)模塊即神經(jīng)元主干電路模塊U1和周邊的自適應(yīng)發(fā)生器電路U2、系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路U4、特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊U3組成，為了提高分辨率，可集成400至600個(gè)單軸，用近萬(wàn)個(gè)神經(jīng)元電路單元組成一個(gè)模擬人腦視覺(jué)識(shí)別的人工神經(jīng)網(wǎng)絡(luò)。
一個(gè)神經(jīng)元電路單元不僅要接收來(lái)自傳感器的電信號(hào)，它還要接收同軸相鄰的上一個(gè)神經(jīng)元傳來(lái)的脈沖信號(hào)，由此改神經(jīng)元將在這二個(gè)信號(hào)的作用下可能產(chǎn)生脈沖輸出至同軸相鄰的下一個(gè)神經(jīng)元。
如圖1所示，各神經(jīng)元電路單元子模塊分布在從一個(gè)固定點(diǎn)向四周擴(kuò)散的若干個(gè)神經(jīng)元軸上，每個(gè)軸含若干個(gè)神經(jīng)元電路單元，構(gòu)成一個(gè)極坐標(biāo)系。當(dāng)攝像頭以相對(duì)恒定的速度沿光軸向前運(yùn)行時(shí)，物體的特征點(diǎn)將會(huì)沿徑向神經(jīng)軸由內(nèi)向外擴(kuò)散，并依次刺激該軸上的各個(gè)神經(jīng)元。每個(gè)神經(jīng)元均是一個(gè)積分-反應(yīng)型電路單元，有二個(gè)輸入和一個(gè)輸出，而二個(gè)輸入的其中一個(gè)連接該軸上前一個(gè)神經(jīng)元的輸出。當(dāng)某個(gè)神經(jīng)元被其前一個(gè)神經(jīng)元刺激時(shí)，它并不反應(yīng)，但它的內(nèi)部電位會(huì)被抬高，從而更易被相應(yīng)的光特征點(diǎn)激活而反應(yīng)。而在經(jīng)過(guò)一個(gè)對(duì)應(yīng)的光特征點(diǎn)在該二個(gè)神經(jīng)元之間的運(yùn)行時(shí)間到達(dá)該神經(jīng)元后，它將被激活，并記錄下對(duì)應(yīng)于光特征點(diǎn)運(yùn)行時(shí)間的電容電位，并將該電位輸出以代表運(yùn)行時(shí)間。在速度已知(或很容易通過(guò)速度傳感器測(cè)出)時(shí)，即可在線計(jì)算出距離值，同時(shí)恢復(fù)目標(biāo)的特征。
如圖4所示，神經(jīng)元主干電路U1由一個(gè)差分運(yùn)算放大器A1，三個(gè)RS觸發(fā)器T1、T2、T3，一個(gè)電流鏡電路M1，一個(gè)連接神經(jīng)元主干電路模塊輸出Vspki和差分運(yùn)算放大器正向輸入端的反饋電容C2，一個(gè)連接差分運(yùn)算放大器正向輸入端和地的神經(jīng)元膜電容C1，若干起數(shù)字控制作用的與非門(mén)，或非門(mén)，邏輯反相器和起開(kāi)關(guān)作用的NMOS晶體管組成；差分運(yùn)算放大器A1的輸出口與一個(gè)反相器的輸入口相連接；RS觸發(fā)器T1的三個(gè)輸入口之一與外部復(fù)位信號(hào)口連接，之二與本模塊的活動(dòng)輸出接口Vspki連接，之三與一個(gè)反相器的輸出口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接另一個(gè)反相器及或非門(mén)的輸入口，RS觸發(fā)器T2的三個(gè)輸入口之一與外部復(fù)位信號(hào)口連接，之二與本模塊的新特征點(diǎn)輸出口Vnewi連接，之三與第一個(gè)RS觸發(fā)器的輸入口之三連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)與非門(mén)的輸入口；RS觸發(fā)器T3的三個(gè)輸入口之一與外部復(fù)位信號(hào)口連接，之二與本模塊的活動(dòng)輸出接口Vspki連接，之三與一個(gè)或非門(mén)的輸出口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)反相器的輸入口；電流鏡電路M1由二個(gè)PMOS和二個(gè)NMOS晶體管組成，二個(gè)PMOS的基極相連，其中一個(gè)PMOS源極接模擬電源電壓，漏極接一個(gè)NMOS晶體管的源極，其基極和漏極相連，另一個(gè)PMOS源極接偏置電壓Ve，漏極為電流鏡的電流輸出口；第一個(gè)NMOS管的基極為神經(jīng)元主干電路模塊中的權(quán)重輸入口Vw，與上一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路的權(quán)重輸出口Vweighti相連，無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在時(shí)，其權(quán)重輸入口Vw連接高電平，該NMOS管的源極接基、漏極相連的PMOS管的漏極，其漏極接第二個(gè)NMOS管的源極；第二個(gè)NMOS管的基極接一個(gè)反相器的輸出，漏極接模擬地。
如圖5所示，系統(tǒng)自適應(yīng)發(fā)生器電路U2由二個(gè)二階比較器電路B5、B6，一個(gè)RS觸發(fā)器T4，一個(gè)二輸入與非門(mén)，四個(gè)邏輯反相器和二個(gè)起開(kāi)關(guān)作用的NMOS晶體管組成；二階比較器電路B5由三個(gè)PMOS管，四個(gè)NMOS管構(gòu)成，其中二個(gè)PMOS的基極相連，它們的源極都連接模擬電源電壓，它們的漏極分別接一個(gè)NMOS晶體管的源極，一個(gè)PMOS的基極和漏極相連；源極與基、漏極相連的PMOS管的漏極連接的NMOS管的基極為系統(tǒng)自適應(yīng)發(fā)生器電路模塊中的膜電容電壓輸入口Vmemi，它與本神經(jīng)元中神經(jīng)元主干電路模塊中的膜電容電壓輸出口Vmemi相連，該NMOS管的漏極與另一個(gè)NMOS管的源極相連；另一個(gè)源極與PMOS管漏極相連的NMOS管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其連接高電平，該NMOS管的漏極與基極為系統(tǒng)自適應(yīng)發(fā)生器電路模塊中的膜電容電壓輸入口Vmemi的NMOS管的漏極相連，該相連的漏極與一個(gè)新的NMOS管的源極相連，該新NMOS管的基極接偏置電壓Vaaa，漏極接模擬地；第二級(jí)電路由一個(gè)PMOS和一個(gè)NMOS管組成，PMOS管的源極接模擬電源電壓，基極與基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容輸出口VTOTi相連的NMOS管的源極相連，漏極接第二級(jí)電路中的NMOS管的源極，該NMOS管的基極接偏置電壓Vaaa，漏極接模擬地；二階比較器電路B6同樣由三個(gè)PMOS管，四個(gè)NMOS管構(gòu)成。其連接結(jié)構(gòu)與第一個(gè)二階比較器電路相同，但與第一級(jí)電路中的二個(gè)PMOS管漏極分別相連的二個(gè)NMOS管的基極所接信號(hào)同第一個(gè)二階比較器中的連接互換位置；RS觸發(fā)器T4的三個(gè)輸入口之一與外部復(fù)位信號(hào)口連接；之二與上一個(gè)相鄰神經(jīng)元電路單元中的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki連接；之三與上一個(gè)相鄰神經(jīng)元電路單元中的神經(jīng)元主干電路模塊中的新特征點(diǎn)輸出口Vnewi連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)與非門(mén)的輸入口；二個(gè)比較器B5、B6用來(lái)比較前一級(jí)神經(jīng)元所接收到的特征點(diǎn)對(duì)應(yīng)的運(yùn)行時(shí)間同本級(jí)運(yùn)行時(shí)間的差異，并自適應(yīng)地調(diào)節(jié)二個(gè)神經(jīng)元之間的連接權(quán)值從而使本級(jí)運(yùn)行時(shí)間得以正確地被校正。
如圖6所示，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路U4由二個(gè)二階比較器電路B1、B2，二個(gè)一階比較器電路B3、B4，一個(gè)充電電流鏡電路M2，一個(gè)放電電流鏡電路M3，四個(gè)整形反相器，一個(gè)邏輯反相器，一個(gè)權(quán)電壓電容，八個(gè)起開(kāi)關(guān)作用的NMOS晶體管和三個(gè)起開(kāi)關(guān)作用的PMOS晶體管組成；其中一個(gè)二階比較器電路B1由三個(gè)PMOS管，四個(gè)NMOS管構(gòu)成，其中二個(gè)PMOS的基極相連，它們的源極都連接模擬電源電壓，它們的漏極分別接一個(gè)NMOS晶體管的源極，一個(gè)PMOS的基極和漏極相連；源極與基、漏極相連的PMOS管的漏極連接的NMOS管的基極為系統(tǒng)自適應(yīng)發(fā)生器電路模塊中的膜電容電壓輸入口Vmemi，它與本神經(jīng)元中神經(jīng)元主干電路模塊中的膜電容電壓輸出口Vmemi相連，該NMOS管的漏極與另一個(gè)NMOS管的源極相連；另一個(gè)源極與PMOS管漏極相連的NMOS管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中TOT電容輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其連接高電平，該NMOS管的漏極與基極為系統(tǒng)自適應(yīng)發(fā)生器電路模塊中的膜電容電壓輸入口Vmemi的NMOS管的漏極相連，該相連的漏極與一個(gè)新的NMOS管的源極相連，該新NMOS管的基極接偏置電壓Vaaa，漏極接模擬地，第二級(jí)電路由一個(gè)PMOS和一個(gè)NMOS管組成，PMOS管的源極接模擬電源電壓，基極與基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容輸出口VTOTi相連的NMOS管的源極連，漏極接第二級(jí)電路中的NMOS管的源極，該NMOS管的基極接偏置電壓Vaaa，漏極接模擬地；另一個(gè)二階比較器B2電路同樣由三PMOS管，四個(gè)NMOS管構(gòu)成，其連接結(jié)構(gòu)與第一個(gè)二階比較器電路相同，但與第一級(jí)電路中的二個(gè)PMOS管漏極分別相連的二個(gè)NMOS管的基極所接信號(hào)同第一個(gè)二階比較器中的連接互換位置，一個(gè)一階比較器電路B3由三個(gè)PMOS管和二個(gè)NMOS管組成，第一個(gè)PMOS管的源極接模擬電源電壓，基極接偏置vbias2，漏極同時(shí)接另二個(gè)PMOS管的源極，另二個(gè)PMOS管的基極分別接偏置電壓Vmax_adapt和本模塊的權(quán)重輸出口Vweighti，它們的漏極分別接二個(gè)NMOS管的源極；這二個(gè)NMOS的基極互連，它們的漏極都連接模擬地，而與一個(gè)PMOS的漏極相連的NMOS的源極和基極相連，另一個(gè)一階比較器電路B4二個(gè)PMOS管的基極與偏置電Vmin_adapt相連，充電電流鏡電路M2由二個(gè)PMOS管和三個(gè)NMOS管組成，二個(gè)PMOS管的源極互連，接偏置電壓Vmax，基極互連，一個(gè)PMOS管的基極和其漏極相連，并連接一個(gè)NMOS管的源極，另一個(gè)PMOS管的漏極為該電流鏡電路的電流輸出口，連接本模塊權(quán)重電Vweight的一端；與PMOS的基、漏極相連的那個(gè)NMOS的基極同時(shí)連接二個(gè)NMOS開(kāi)關(guān)晶體管的漏極，該NMOS的漏極連接第二個(gè)NMOS的源極，第二個(gè)NMOS的基極連接第一個(gè)一階比較器電路的輸出，它的漏極連接第三個(gè)NMOS的源極，第三個(gè)NMOS的基極連接下一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器電路模塊輸出LTPi，其漏極接模擬地；放電電流鏡電路M3由三個(gè)PMOS和二個(gè)NMOS管組成，二個(gè)NMOS管的漏極互連并接模擬地，它們的基極相連，一個(gè)NMOS管的基極和其源極相連，并連接一個(gè)PMOS管的漏極，另一個(gè)NMOS管的源極為該電流鏡電路的電流輸入口，連接本模塊權(quán)重電容Vweight的一端；與NMOS的基、漏極相連的那個(gè)PMOS的基極同時(shí)連接二個(gè)NMOS開(kāi)關(guān)晶體管的漏極，該P(yáng)MOS的源極連接第二個(gè)PMOS的漏極，第二個(gè)PMOS的基極連接第二個(gè)一階比較器電路的輸出，它的源極連接第三個(gè)PMOS的漏極，第三個(gè)PMOS的基極通過(guò)一個(gè)反相器連接下一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器電路模塊輸出LTDi，其源極接偏置電壓Vmax，本模塊權(quán)重電容Vweight的另一端接模擬地；在神經(jīng)元得到對(duì)其連接權(quán)值進(jìn)行調(diào)整的信號(hào)后，執(zhí)行電路通過(guò)改變輸出電容上的電壓以達(dá)到改變對(duì)神經(jīng)元膜電容充電的強(qiáng)弱，從而實(shí)現(xiàn)對(duì)充電時(shí)間的實(shí)時(shí)調(diào)整。
如圖7所示，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路U3由一個(gè)給電容充電的電流鏡電路M4，三個(gè)起開(kāi)關(guān)作用的NMOS晶體管，一個(gè)存儲(chǔ)電壓以表示時(shí)間長(zhǎng)短的計(jì)時(shí)電容及邏輯電路組成；邏輯電路由二個(gè)RS觸發(fā)器，八個(gè)邏輯反相器，二個(gè)或非門(mén)和二個(gè)與非門(mén)組成；電流鏡電路由二個(gè)PMOS和二個(gè)NMOS晶體管組成，二個(gè)PMOS的基極相連，其中一個(gè)PMOS源極接模擬電源電壓，漏極接一個(gè)NMOS晶體管的源極，其基極和漏極相連；另一個(gè)PMOS源極接偏置電壓Ve，漏極為電流鏡的電流輸出口，連接本模塊中TOT電容輸出端，一個(gè)NMOS管的基極連接偏置電壓vbias3，該NMOS管的源極接基、漏極相連的PMOS管的漏極，其漏極接第二個(gè)NMOS管的源極；另一個(gè)NMOS管的基極與邏輯電路中允許對(duì)TOT電容充電的信號(hào)charge相連接，其漏極接模擬地。
該電路記錄特征點(diǎn)在二個(gè)相鄰的神經(jīng)元之間運(yùn)行的時(shí)間，并將其提供給第三個(gè)神經(jīng)元作為參考電壓(時(shí)間)。
在電路實(shí)現(xiàn)上，我們采用了利用積分反應(yīng)神經(jīng)元對(duì)電容充、放電形成的電容電位代表信號(hào)因子在二個(gè)相鄰的神經(jīng)元間運(yùn)行時(shí)間的方法。實(shí)驗(yàn)證明，該方法存在因漏電而造成電容電位下降，從而測(cè)不準(zhǔn)時(shí)間的缺陷，但由于CMOS器件穩(wěn)定性高，漏電速率恒定，在采用了外部軟件補(bǔ)償校正后，我們可得到很好的定位與測(cè)距精度。
如圖2所示，如果在某一時(shí)刻有一個(gè)神經(jīng)元2檢測(cè)到來(lái)自于同它相連的光傳感器的信號(hào)，則表示可能有二種情況發(fā)生，第一，該信號(hào)已經(jīng)過(guò)前一個(gè)神經(jīng)元1，即被神經(jīng)元1檢測(cè)到；第二，該信號(hào)并未經(jīng)過(guò)神經(jīng)元1，即它是神經(jīng)元2新檢測(cè)到的特征點(diǎn)。無(wú)論哪種情況，神經(jīng)元2均開(kāi)始對(duì)電容C2充電，同時(shí)也對(duì)神經(jīng)元3的膜電容D3開(kāi)始充電。當(dāng)特征點(diǎn)運(yùn)行至神經(jīng)元3時(shí)，則停止對(duì)TOT電容C2充電，而此時(shí)電容C2上保持的電位即表示了特征點(diǎn)從神經(jīng)元2至神經(jīng)元3的運(yùn)行時(shí)間。此時(shí)神經(jīng)元3被激發(fā)與否取決于TOT電容C1上的電位與膜電容D3上電位的大小，如果膜電容D3上電位大于電容C1上的電位，則神經(jīng)元3被激發(fā)，放出一個(gè)脈沖信號(hào)至神經(jīng)元4，否則，神經(jīng)元3的膜電容D3會(huì)持續(xù)被充電，直至產(chǎn)生脈沖為止。當(dāng)特征點(diǎn)繼續(xù)在神經(jīng)元軸上運(yùn)行時(shí)，其過(guò)程與上述相同。
而當(dāng)神經(jīng)元4被激發(fā)而釋放出一個(gè)脈沖時(shí)，即同時(shí)清除TOT電容C2上的電位，為下一個(gè)特征點(diǎn)的到來(lái)清零。
每一個(gè)神經(jīng)元電路中的自適應(yīng)調(diào)節(jié)信號(hào)發(fā)生器模塊用來(lái)比較前二個(gè)TOT電容中的電位大小。比如，在神經(jīng)元2中的發(fā)生器比較電容C1與C2上電位的大小，如果電容C2電位大于電容C1電位，則發(fā)生器輸出增強(qiáng)信號(hào)，如果電容C2電位小于電容C1電位，則發(fā)生器輸出削弱信號(hào)。這樣設(shè)計(jì)后，當(dāng)新的特征點(diǎn)到來(lái)時(shí)，電路的運(yùn)作將趨向于收斂于一個(gè)精確的時(shí)間值。在實(shí)際應(yīng)用中，由于存在大量的特征點(diǎn)在圖象光流場(chǎng)中運(yùn)行，所以，本發(fā)明將會(huì)在極短的時(shí)間內(nèi)(理論上這個(gè)極短的時(shí)間等于一個(gè)特征點(diǎn)在二個(gè)神經(jīng)元間運(yùn)行的時(shí)間，在不同速度的應(yīng)用中該時(shí)間不同，但特點(diǎn)很短)，迅速收斂至穩(wěn)定狀態(tài)，并從此精確地覺(jué)檢測(cè)目標(biāo)至本發(fā)明的實(shí)時(shí)距離。同時(shí)，根據(jù)大量特征點(diǎn)在光流場(chǎng)(或電磁波場(chǎng))在的分布流動(dòng)，計(jì)算出本發(fā)明探測(cè)視野內(nèi)各物體的幾何特征，從而完成三維成像與精確定位功能。
權(quán)利要求
1.一種智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，其特征是所述的信號(hào)處理電路由集成的若干神經(jīng)元軸及每個(gè)神經(jīng)元軸上的若干神經(jīng)元電路單元構(gòu)成；各神經(jīng)元電路單元均由神經(jīng)元主干電路，系統(tǒng)自適應(yīng)發(fā)生器電路，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊組成；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路模塊中差分運(yùn)算放大器(A1)的比較門(mén)檻輸入口Vth與上一個(gè)間隔相鄰神經(jīng)元電路單元中的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容(C3)輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其差分運(yùn)算放大器比較門(mén)檻輸入口Vth連接高電平；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路模塊中的RS觸發(fā)器(T2)輸出端連接的一個(gè)與非門(mén)的輸入口Vrecepti連接外接傳感器的傳感單元；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路模塊中通過(guò)一個(gè)或非門(mén)和一個(gè)非門(mén)與二個(gè)RS觸發(fā)器(T1和T2)輸入端分別相連的活動(dòng)輸入接口Vspki-1、新特征點(diǎn)輸入接口Vnewi-1對(duì)應(yīng)連接上一個(gè)相鄰神經(jīng)元電路單元中神經(jīng)元主干電路模塊的活動(dòng)輸出接口Vspki、新特征點(diǎn)輸出接口Vspki，無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在時(shí)，其活動(dòng)輸入接口Vspki-1、新特征點(diǎn)輸入接口Vnewi-1連接高電平；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路的電流鏡電路(M1)中一個(gè)NMOS晶體管的基極為權(quán)重輸入口Vw，與上一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路的權(quán)重輸出口Vweighti相連，無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在時(shí)，其權(quán)重輸入口Vw連接高電平；任一個(gè)神經(jīng)元電路單元中，神經(jīng)元主干電路所有三個(gè)RS觸發(fā)器的一輸入口與外部復(fù)位信號(hào)口Vpreset連接；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器電路中的比較器電路(B5、B6)的電流鏡中一個(gè)NMOS管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容(C3)輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其連接高電平；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器電路中RS觸發(fā)器(T4)的一個(gè)輸入口與外部復(fù)位信號(hào)口Vpreset連接；另二個(gè)輸入口分別與上一個(gè)相鄰神經(jīng)元電路單元中的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki、新特征點(diǎn)輸出口Vnewi連接；無(wú)上一個(gè)相鄰神經(jīng)元電路單元存在，其活動(dòng)輸入接口Vspki-1、新特征點(diǎn)輸入接口Vnewi-1連接高電平；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路中的比較器電路(B1、B2)的電流鏡中一個(gè)NMOS管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容(C3)輸出口VTOTi相連，無(wú)上一個(gè)間隔相鄰神經(jīng)元電路單元存在時(shí)，其連接高電平；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路中對(duì)權(quán)重電容(C4)起充電作用的電流鏡(M2)里一個(gè)NMOS的基極LTPi+1連接下一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器電路模塊輸出LTPi，無(wú)下一個(gè)神經(jīng)元電路單元時(shí)，該NMOS的基極LTPi+1空置；任一個(gè)神經(jīng)元電路單元中，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路中對(duì)權(quán)重電容(C4)起放電作用的電流鏡(M3)里一個(gè)PMOS的基極通過(guò)一個(gè)反相器連接下一個(gè)相鄰神經(jīng)元電路單元中的系統(tǒng)自適應(yīng)發(fā)生器電路模塊輸出LTDi，無(wú)下一個(gè)神經(jīng)元電路單元時(shí)，LTDi+1輸入口空置；任一個(gè)神經(jīng)元電路單元中，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的活動(dòng)輸入接口Vspki+1，即一個(gè)RS觸發(fā)器的輸入口Vspki+1與下一個(gè)相鄰神經(jīng)元電路單元的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki相連，無(wú)下一個(gè)神經(jīng)元電路單元時(shí)，其活動(dòng)輸入接口Vspki+1空置；任一個(gè)神經(jīng)元電路單元中，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的活動(dòng)輸入接口Vspki+2，即一個(gè)與非門(mén)的輸入口Vspki+2與下一個(gè)間隔相鄰神經(jīng)元電路單元的神經(jīng)元主干電路模塊中的活動(dòng)輸出接口Vspki相連，無(wú)下一個(gè)間隔神經(jīng)元電路單元時(shí)，其活動(dòng)輸入接口Vspki+2空置。
2.根據(jù)權(quán)利要求1所述的智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，其特征是神經(jīng)元電路單元中神經(jīng)元主干電路由一個(gè)差分運(yùn)算放大器，三個(gè)RS觸發(fā)器，一個(gè)電流鏡電路，連接神經(jīng)元主干電路模塊輸出Vspki和差分運(yùn)算放大器正向輸入端的反饋電容，連接差分運(yùn)算放大器正向輸入端和地的神經(jīng)元膜電容，若干起數(shù)字控制作用的與非門(mén)，或非門(mén)，邏輯反相器和起開(kāi)關(guān)作用的NMOS晶體管組成；差分運(yùn)算放大器的輸出口與一個(gè)反相器的輸入口相連接；差分運(yùn)算放大器的輸入口與電流鏡電路中PMOS晶體管的漏極輸出口連接；三個(gè)RS觸發(fā)器的一輸入口與外部復(fù)位信號(hào)口Vpreset連接，另一輸入口分別與本電路中的活動(dòng)輸出接口Vspki、新特征點(diǎn)輸出口Vnewi連接，再一輸入口分別與一個(gè)反相器的輸出口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接另一個(gè)反相器及或非門(mén)的輸入口；與一個(gè)RS觸發(fā)器的輸入口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)與非門(mén)的輸入口；與一個(gè)或非門(mén)的輸出口連接，同時(shí)該輸入口對(duì)應(yīng)的或非門(mén)的輸出為RS觸發(fā)器的輸出，連接一個(gè)反相器的輸入口；電流鏡電路(M1)由二個(gè)PMOS和二個(gè)NMOS晶體管組成，一個(gè)PMOS晶體管源極接模擬電源電壓，另一個(gè)PMOS晶體管源極接偏置電壓Ve，一個(gè)起開(kāi)關(guān)作用的NMOS晶體管的基極接一個(gè)反相器的輸出，另一個(gè)起電流強(qiáng)度調(diào)節(jié)作用的NMOS晶體管的基極接權(quán)重電容(C4)的輸出。
3.根據(jù)權(quán)利要求1所述的智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，其特征是神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器電路由二個(gè)二階比較器電路，一個(gè)RS觸發(fā)器，一個(gè)二輸入與非門(mén)，四個(gè)邏輯反相器和二個(gè)起開(kāi)關(guān)作用的NMOS晶體管組成；二個(gè)二階比較器電路中各自的PMOS晶體管的源極都連接模擬電源電壓，四個(gè)偏置NMOS管的基極接偏置電壓Vaaa，漏極接模擬地，一個(gè)二階比較器電路(B5)中一個(gè)NMOS晶體管的基極為膜電容電壓輸入口Vmemi與本神經(jīng)元中神經(jīng)元主干電路模塊中的膜電容電壓輸出口Vmemi相連，另一個(gè)NMOS晶體管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容(C3)輸出口VTOTi相連，另一個(gè)二階比較器電路中兩個(gè)NMOS晶體管基極所接信號(hào)同第一個(gè)二階比較器中兩個(gè)NMOS晶體管基極所接信號(hào)互換位置；RS觸發(fā)器的輸出連接一個(gè)與非門(mén)的輸入口，與非門(mén)的另一個(gè)輸口vswitch與神經(jīng)元主干電路模塊中的傳感器輸入接口VRecepti相連。
4.根據(jù)權(quán)利要求1所述的智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，其特征是神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路由二個(gè)二階比較器電路，二個(gè)一階比較器電路，一個(gè)充電電流鏡電路，一個(gè)放電電流鏡電路，四個(gè)整形反相器，一個(gè)邏輯反相器，一個(gè)權(quán)電壓電容，八個(gè)起開(kāi)關(guān)作用的NMOS晶體管和三個(gè)起開(kāi)關(guān)作用的PMOS晶體管組成；二個(gè)二階比較器電路中各自的PMOS晶體管的源極都連接模擬電源電壓，四個(gè)偏置NMOS管的基極接偏置電壓Vaaa，漏極接模擬地，系統(tǒng)自適應(yīng)發(fā)生器電路中一個(gè)二階比較器電路(B1)中一個(gè)NMOS晶體管的基極為膜電容電壓輸入口Vmemi與本神經(jīng)元中神經(jīng)元主干電路模塊中的膜電容電壓輸出口Vmemi相連，另一個(gè)NMOS晶體管的基極與上一個(gè)間隔相鄰神經(jīng)元電路單元的特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊中的TOT電容(C3)輸出口VTOTi相連，另一個(gè)二階比較器電路中兩個(gè)NMOS晶體管基極所接信號(hào)同第一個(gè)二階比較器中兩個(gè)NMOS晶體管基極所接信號(hào)互換位置；兩個(gè)一階比較器電路中的一個(gè)PMOS晶體管的源極接模擬電源電壓、基極接偏置vbias2，另二個(gè)PMOS管的基極分別接偏置電壓Vmax_adapt和本模塊的權(quán)重輸出口Vweighti；充電電流鏡電路中一個(gè)PMOS管的漏極為該電流鏡電路的電流輸出口，連接本模塊權(quán)重電容Vweight的一端，三個(gè)起開(kāi)關(guān)限制電流強(qiáng)度作用的NMOS晶體管中，第一個(gè)NMOS的基極同時(shí)連接二個(gè)NMOS開(kāi)關(guān)晶體管的漏極，第二個(gè)NMOS的基極連接一個(gè)一階比較器電路(B3)的輸出，第三個(gè)NMOS的基極連接下一個(gè)相鄰神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器模塊中增強(qiáng)信號(hào)輸出LTPi；放電電流鏡電路中一個(gè)NMOS管的源極為該電流鏡電路的電流輸入口，連接本模塊權(quán)重電容Vweight的一端，三個(gè)起開(kāi)關(guān)限制電流強(qiáng)度作用的PMOS晶體管中，第一個(gè)PMOS的基極同時(shí)連接二個(gè)NMOS開(kāi)關(guān)晶體管的漏極，第二個(gè)PMOS的基極連接另一個(gè)一階比較器電路(B4)的輸出，第三個(gè)PMOS的基極通過(guò)一個(gè)反相器與下一個(gè)相鄰神經(jīng)元電路單元中系統(tǒng)自適應(yīng)發(fā)生器模塊中削弱信號(hào)輸出LTDi相連接，其源極接偏置電壓Vmax，本模塊權(quán)電壓電容(C4)的另一端接模擬地；
全文摘要
本發(fā)明涉及一種智能機(jī)器視覺(jué)識(shí)別系統(tǒng)中的信號(hào)處理電路，屬于超大規(guī)模集成電路芯片技術(shù)領(lǐng)域，本發(fā)明由若干神經(jīng)元電路單元互連網(wǎng)絡(luò)構(gòu)成的基本神經(jīng)元軸及若干神經(jīng)元軸構(gòu)成；各神經(jīng)元電路單元均由神經(jīng)元主干電路，系統(tǒng)自適應(yīng)發(fā)生器電路，系統(tǒng)自適應(yīng)發(fā)生器執(zhí)行電路，特征點(diǎn)運(yùn)行時(shí)間計(jì)時(shí)電路模塊組成；該網(wǎng)絡(luò)能夠接收來(lái)自前端傳感器的光或電磁連續(xù)信號(hào)，檢測(cè)出三維空間中物體的特征點(diǎn)和它們與圖像傳感器之間的動(dòng)態(tài)距離和相對(duì)本系統(tǒng)的位置，從而達(dá)到精確定位目標(biāo)的目的，本發(fā)明非常適合安裝在小至便攜式火箭，大至巡航導(dǎo)彈等一系列對(duì)目標(biāo)識(shí)別精度要求較高的軍用設(shè)備上，在民用方面該也有廣泛的用途，如在交通領(lǐng)域，可作為民航導(dǎo)航或汽車(chē)避碰裝置等等。
文檔編號(hào)G01B7/00GK101030260SQ20071002035
公開(kāi)日2007年9月5日 申請(qǐng)日期2007年2月15日 優(yōu)先權(quán)日2007年2月15日
發(fā)明者楊志軍, 楊懷宇 申請(qǐng)人:楊志軍, 楊懷宇