專利名稱：電子電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路領(lǐng)域，并且尤其涉及包括基于鎖存器的流水
線(pipeline)的電子電路的測(cè)試.
背景技術(shù)：
許多常規(guī)的微處理器采用"流水線"來(lái)增加并行性以及性能，也 就是說(shuō)，在微處理器中的指令執(zhí)行包括幾個(gè)獨(dú)立的步驟的地方，可在 微處理器中形成單獨(dú)的單元來(lái)執(zhí)行每個(gè)步驟，當(dāng)一個(gè)單元完成指令執(zhí) 行時(shí)，其被傳輸?shù)?流水線"中的下一個(gè)單元，并且以下一個(gè)指令開(kāi) 始工作。因此，盡管所要執(zhí)行的全部指令所要求的時(shí)間長(zhǎng)度保持與無(wú) 流水線系統(tǒng)相同，但由于下一個(gè)指令僅在一個(gè)單元之后執(zhí)行，因此整 個(gè)結(jié)果是提高了微處理器的性能.
在異步處理器中，通常采用鎖存器來(lái)實(shí)現(xiàn)流水線級(jí).為了可以對(duì) 異步微處理器進(jìn)行測(cè)試，通常將笫二層鎖存器添加到每個(gè)流水線級(jí) 上。這些鎖存器與原始鎖存器進(jìn)行組合以形成主-從對(duì)，這些主-從對(duì) 然后交替計(jì)時(shí)以測(cè)試微處理器電路。然而，需要形成主-從對(duì)的附加 層的鎖存器增加了實(shí)現(xiàn)微處理器設(shè)計(jì)所要求的硅面積.此外，所添加 的鎖存器通常是可掃描鎖存器，其使得值可以被掃描以用于測(cè)試目 的。這些可掃描鎖存器要求比正常鎖存器更多的硅面積.
添加附加層鎖存器的另一個(gè)缺陷是，當(dāng)微處理器未以測(cè)試模式運(yùn) 行時(shí)，數(shù)據(jù)仍然不得不通過(guò)每級(jí)中的兩個(gè)鎖存器，這樣就增加了數(shù)據(jù) 路徑的等待時(shí)間以及處理器的功耗.
防止使用附加層鎖存器的一種途徑是使用一個(gè)流水線級(jí)的鎖存器 與下一級(jí)的鎖存器組合來(lái)形成所要求的主-從對(duì).然而，在本發(fā)明時(shí)， 不存在一種實(shí)現(xiàn)該功能的自動(dòng)方式，設(shè)計(jì)者們不得不手動(dòng)檢測(cè)設(shè)計(jì)， 以確定哪些鎖存器進(jìn)行組合.此外，在許多情況下，不能使用這種方 法，并且設(shè)計(jì)者們?nèi)匀槐仨毺砑痈郊訉拥逆i存器，以使得處理器可以 被測(cè)試。
因此，需要一種克服這些缺陷的可測(cè)試的基于鎖存器的微處理器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的笫一方面，提供一種電子電路，包括第一和笫二組
合式邏輯塊；以及位于該組合式邏輯塊之間的鎖存器；其中該電子電 路適合于工作在鎖存器響應(yīng)使能信號(hào)打開(kāi)和關(guān)閉的正常模式以及鎖存 器保持打開(kāi)的測(cè)試模式.
根據(jù)本發(fā)明的另一方面，提供一種運(yùn)行電子電路的方法，該電子 電路包括第一和第二組合式邏輯塊以及位于這些邏輯塊之間的鎖存 器，該方法包括將電子電路工作在鎖存器響應(yīng)使能信號(hào)打開(kāi)和關(guān)閉的 正常模式以及鎖存器保持打開(kāi)的測(cè)試模式。


為了更好地理解本發(fā)明，并且為了更清楚地示出其如何產(chǎn)生效 果，現(xiàn)在以實(shí)施例的方式參考下面的附困，其中
圖l示出了根據(jù)本發(fā)明的正常模式中的微處理器流水線；
圖2示出了根據(jù)本發(fā)明的測(cè)試模式中的微處理器流水線；以及
圖3示出了根據(jù)本發(fā)明的流水線鎖存器控制器的一種實(shí)現(xiàn)方式，
具體實(shí)施例方式
盡管下面本發(fā)明將參考異步微處理器中的流水線進(jìn)行描述，但是 應(yīng)該清楚，本發(fā)明可應(yīng)用于具有流水線的任何類(lèi)型的電子電路.
圖1示出了根據(jù)本發(fā)明的微處理器流水線.在這個(gè)示出的實(shí)施例 中，微處理器流水線2包括三個(gè)鎖存器或者寄存器4， 6和8,第一組 合式邏輯流水線級(jí)CL1位于笫一鎖存器4和笫二鎖存器6之間，笫二 組合式邏輯流水線級(jí)CL2位于第二鎖存器6和第三鎖存器8之間.
像常規(guī)的那樣，每個(gè)鎖存器4， 6和8具有各自的使能信號(hào)Enl， En2或En3，其決定該鎖存器的工作模式.當(dāng)啟動(dòng)鎖存器(例如，使 能信號(hào)為高)時(shí)，鎖存器的輸出與鎖存器的輸入相同，稱鎖存器是透 明的(transparent)或者打開(kāi)的.當(dāng)鎖存器被禁止或者關(guān)閉(例如， 使能信號(hào)為低)時(shí)，鎖存器保持其輸入端上的最終值.
在正常工作模式中，第一鎖存器4存儲(chǔ)在其輸入端上接收的數(shù)據(jù)Din，并且使該數(shù)據(jù)通過(guò)笫一組合式邏輯流水線級(jí)CL1。第一組合式邏 輯流水線級(jí)的輸出提供第二鎖存器6的輸入.第二鎖存器6存儲(chǔ)該輸 出，并且使其通過(guò)第二組合式邏輯流水線級(jí)CL2.第二組合式邏輯流 水線級(jí)的輸出通過(guò)第三鎖存器8提供流水線2的輸出Dout.
按照慣例，為了測(cè)試該流水線，必須掃描值到第一和笫二鎖存器 中，從而分別測(cè)試笫一和第二組合式邏輯塊CL1和CL2,
然而，根據(jù)本發(fā)明，微處理器流水線2具備測(cè)試模式，其中可將 流水線的組合式邏輯級(jí)作為單個(gè)組合式邏輯塊進(jìn)行測(cè)試.當(dāng)工作在測(cè) 試模式時(shí)，中間的流水線鎖存器保持透明或者打開(kāi).結(jié)果是，第一級(jí) 鎖存器可被計(jì)時(shí)，從而將新的指令插入到微處理器中，并且該指令通 過(guò)其他流水線級(jí)進(jìn)行傳播.因此，可測(cè)試該流水線，就像它是單個(gè)組 合式邏輯塊一樣，不必掃描值到中間鎖存器中以單獨(dú)測(cè)試這些組合式 邏輯塊。
為了可以測(cè)試根據(jù)本發(fā)明的流水線，提供鎖存器控制電路來(lái)控制 中間鎖存器的工作。中間鎖存器是位于兩個(gè)組合式邏輯級(jí)之間的那些 鎖存器。
因此，在圖l所示的流水線中，當(dāng)?shù)诙i存器6位于笫一和笫二 組合式邏輯塊級(jí)CL1和CL2之間時(shí)它是中間鎖存器.提供鎖存器控制 電路10來(lái)控制第二鎖存器6的工作.銷(xiāo)存器控制器10接收測(cè)試-模 式信號(hào)以及其各個(gè)使能信號(hào)En2.
當(dāng)流水線2工作在正常模式時(shí)，鎖存器6的工作模式(即，透明 或者保持最終值)受使能信號(hào)En2控制.然而，如困2所示，當(dāng)流水 線2工作在測(cè)試模式時(shí)，鎖存器控制器10不考慮使能信號(hào)En2，控制 鎖存器6使得它是透明的.第二鎖存器6透明表示在第一鎖存器4上 插入到流水線2中的數(shù)據(jù)將通過(guò)流水線2，就像第一和第二組合式邏 輯流水線級(jí)CL1和CL2是單個(gè)組合式邏輯塊(合成CL)似的.然后將 單個(gè)組合式邏輯塊的輸出鎖存在用于觀察的笫三級(jí)8中.
注意，實(shí)際的微處理器流水線可包括兩個(gè)以上的組合式邏輯流水 線級(jí)。根據(jù)本發(fā)明，此時(shí)，將存在一個(gè)以上的中間鎖存器，這些中間 鎖存器中的每個(gè)鎖存器具有鎖存器控制器，在測(cè)試模式中，每個(gè)中間 鎖存器可這樣進(jìn)行控制數(shù)據(jù)通過(guò)組合式邏輯流水線級(jí)進(jìn)行傳播，就 像它們形成單個(gè)邏輯塊似的.我們已經(jīng)知道將其中 一個(gè)或多個(gè)中間鎖存器保持打開(kāi)或者透明的
流水線2被稱作為減少的流水線。
流水線鎖存器控制電路的一種實(shí)現(xiàn)方式在圖3中示出.鎖存器控 制電路10確定鎖存器6的工作模式，尤其是，鎖存器控制電路10使 第二鎖存器6在正常鎖存模式(其中鎖存器6受使能信號(hào)En2控制) 以及其中第二鎖存器6保持透明的減少模式之間切換.
在該閨中，將使能信號(hào)的高電平值翻譯成鎖存器6變?yōu)橥该鞯? 然而，將這種控制電路使用到相反的情況下，其中使能信號(hào)的低電平 值使得鎖存器透明，對(duì)本領(lǐng)域的技術(shù)人員也是顯而易見(jiàn)的。
在鎖存器控制電路10中，測(cè)試(減少)模式和正常模式之間的 切換由測(cè)試-模式信號(hào)確定.該測(cè)試-模式信號(hào)控制多路復(fù)用器12的 操作，多路復(fù)用器12將使能信號(hào)En2和電源電壓信號(hào)VDD作為其輸 入。
如果微處理器2進(jìn)入到測(cè)試模式，多路復(fù)用器12將受測(cè)試一模式 信號(hào)控制，使得VDD信號(hào)控制鎖存器6的工作.因此，鎖存器6將被 迫進(jìn)入到透明狀態(tài)，而不管使能信號(hào)En2的值.當(dāng)不需要測(cè)試模式時(shí)， 測(cè)試-模式信號(hào)控制多路復(fù)用器12，這樣使得使能信號(hào)通過(guò)鎖存器6.
注意，在圖3中示出的上述鎖存器控制電路是示意性的，僅僅是 可用于實(shí)現(xiàn)本發(fā)明的許多可能鎖存器控制電路中的一種.許多可替換 類(lèi)型的鎖存器控制電路對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的.
因此，具有這種控制器的鎖存器可被切換到透明模式，而系統(tǒng)中 的其他鎖存器將響應(yīng)使能信號(hào)保持正常地鎖存.
為了測(cè)試中間鎖存器本身(與組合式邏輯級(jí)相對(duì))，可采用直接 的功能性測(cè)試。
通過(guò)采用上述流水線，不必使用第二層鎖存器來(lái)形成測(cè)試流水線 的主-從鎖存器對(duì)，因此減少了微處理器所需要的硅面積.此外，當(dāng) 微處理器運(yùn)行在正常模式時(shí)，數(shù)據(jù)僅通過(guò)單個(gè)鎖存器而不是兩個(gè)(即， 主-從鎖存器對(duì))，因此，減小了數(shù)據(jù)路徑的等待時(shí)間，同時(shí)，減小 了芯片的功耗.
因此，提供了一種可測(cè)試的基于鎖存器的微處理器，其克服了與 現(xiàn)有技術(shù)的微處理器相關(guān)的缺陷.
應(yīng)該注意，上述實(shí)施例示出了本發(fā)明，而不是限制了本發(fā)明，本領(lǐng)域的技術(shù)人員可以設(shè)計(jì)出不脫離所附權(quán)利要求范圍的許多可替換實(shí) 施例。單詞"包括"并不排除權(quán)利要求所列出的那些元件或步驟以外 的元件或步驟的存在.
權(quán)利要求
1. 一種電子電路，包括第一和第二組合式邏輯塊；以及位于這些組合式邏輯塊之間的鎖存器；其中該電子電路適合于工作在鎖存器響應(yīng)使能信號(hào)打開(kāi)和關(guān)閉的正常模式以及鎖存器保持打開(kāi)的測(cè)試模式。
2. 如權(quán)利要求l所述的電子電路，還包括連接到鎖存器的鎖存器控制電路，該鎖存器控制電路適合于當(dāng)電子電路處于正常模式時(shí)用 使能信號(hào)控制鎖存器，并且當(dāng)電子電路處于測(cè)試模式時(shí)保持鎖存器打開(kāi)。
3. 如權(quán)利要求2所述的電子電路，其中鎖存器控制電路接收表 示電子電路工作模式的信號(hào).
4. 如權(quán)利要求1到3中的一個(gè)權(quán)利要求所述的電子電路，還包 括當(dāng)電子電路處于測(cè)試模式時(shí)將測(cè)試數(shù)據(jù)插入到笫 一組合式邏輯塊中 的裝置；該測(cè)試數(shù)據(jù)由就像它們是單個(gè)組合式邏輯塊的第一和第二組 合式邏輯塊進(jìn)行處理。
5. 如權(quán)利要求4所述的電子電路，還包括當(dāng)電子電路處于測(cè)試 模式時(shí)從第二組合式邏輯塊讀取所處理的測(cè)試數(shù)據(jù)的裝置.
6. —種運(yùn)行電子電路的方法，該電子電路包括第一和第二組合 式邏輯塊以及位于這些邏輯塊之間的鎖存器，該方法包括使電子電路工作在鎖存器響應(yīng)使能信號(hào)打開(kāi)和關(guān)閉的正常模式， 以及鎖存器保持打開(kāi)的測(cè)試模式.
7. 如權(quán)利要求6所述的方法，還包括步驟當(dāng)電子電路處于測(cè)試模式時(shí)將測(cè)試數(shù)據(jù)插入到第一組合式邏輯塊 中；以及從第二組合式邏輯塊檢索所處理的測(cè)試數(shù)據(jù)；其中該測(cè)試數(shù)據(jù)由就像它們是單個(gè)組合式邏輯塊的第一和第二組 合式邏輯塊進(jìn)行處理。
全文摘要
提供一種電子電路，包括第一和第二組合式邏輯塊以及位于該組合式邏輯塊之間的鎖存器；其中該電子電路適合于工作在鎖存器響應(yīng)使能信號(hào)打開(kāi)和關(guān)閉的正常模式以及鎖存器保持打開(kāi)的測(cè)試模式。
文檔編號(hào)G01R31/3185GK101421632SQ200580007477
公開(kāi)日2009年4月29日 申請(qǐng)日期2005年2月24日 優(yōu)先權(quán)日2004年3月10日
發(fā)明者A·J·賓克, M·N·O·德克萊克 申請(qǐng)人:皇家飛利浦電子股份有限公司