專利名稱：電子元件及其制法、電子系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種微機電(microelectromechanicalsystems, MEMS)結構與其制 法，尤其涉及一種于半導體基材中形成深溝槽的結構與其制法。
背景技術：
由于微機電(microelectromechanical systems, MEMS)技術應用于許多 領域中，使得微機電元件日益普及。在許多應用中，使微機電(MEMS)結構的工藝與 集成電路工藝兩者相容是很重要的，特別是互補金屬氧化物半導體(complimentary metal-oxide-semiconductor, CMOS)工藝。特別是在許多應用中，微機電元件會與互補金 屬氧化物半導體(CMOS)元件一起形成，或至少形成于基材上，以作為互補金屬氧化物半導 體(CMOS)元件。隨著互補金屬氧化物半導體(CMOS)技術的發(fā)展，例如朝向低介電常數或超低介 電常數(extreme low k，ELK)介電材料，因此，需要發(fā)展新的工藝，使互補金屬氧化物半導 體(CMOS)工藝步驟與微機電(MEMS)工藝的相容性(compatibility)達到最佳化。

發(fā)明內容
為了解決現有技術的問題，本發(fā)明提供一種電子元件的制法，包括形成一電子零 件(electronic component)于一基材上；形成一內連線層(interconnection layer)于該 電子零件上，其中該內連線層至少包括一介電層；形成一開口于該內連線層中且暴露該基 材的一部分；沿著該開口的側壁與于該基材之上沉積一薄膜(film)；形成一開口于該薄膜 中，以暴露該基材的一部分；形成一深溝槽(de印trench)于該基材中；以及移除至少一部 分的該薄膜。本發(fā)明也提供一種電子元件，包括一基材；多個介電層形成于該基材之上，其中 所述多個介電層之一具有一導電內連線層埋設于其中；一開口形成于所述多個介電層之 中，從該介電層的頂部延伸穿過該基材；一深溝槽形成于該基材中，其中該深溝槽相對于該 開口是開啟的；以及一介電側壁間隙壁形成于所述多個介電層中與位于該開口的一側壁 上。本發(fā)明另提供一種電子系統(tǒng)，包括一第一元件，包括一基材；一內連線層，形成 于該基材之上且包括至少一低介電常數(low-k)介電層；一開口，形成于該內連線層中，其 中該開口開啟至形成于該基材中的一溝槽；以及一介電層，沿著該開口的側壁而形成；一 第二元件，包括一第二基材；一第二內連線層，形成于該基材之上且包括至少一第二低介 電常數(low-k)介電層；一第二開口，形成于該第二內連線層中，其中該第二開口開啟至形 成于該第二基材中的一第二溝槽；以及一第二介電層，沿著該第二開口的側壁而形成；其 中該第一元件對準于該第二元件，使得該第一開口對準于該第二開口，該第一溝槽對準于 該第二溝槽；以及一間距(spacer)從該第一溝槽中延伸至該第二溝槽中。本發(fā)明可以消除或降低對介電層的傷害與避免介電層的脫層。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施 例，并配合所附附圖，作詳細說明如下


優(yōu)選實施例的流程。
圖1為一剖面圖，用以說明本發(fā)明的一電子元件。 圖2a 圖2g為一系列剖面圖，用以說明本發(fā)明-圖3為一俯視圖，用以說明使用本發(fā)明電子元件的電子系統(tǒng)。 其中，附圖標記說明如下 1 元件 2 基材 4 電子零件 6 內連線層 8 開口 8a 第一開口 8b 對應的開口 10 開口 12 深溝槽 14 光致抗蝕劑層 16 側壁保護薄膜 16a 氧化物 16b 氮化物 18 第二光致抗蝕劑層 20 側壁間隙壁 22a,22b 信號墊 24 氣隙(air gap) 26 間隙球(spacer ball)
具體實施例方式圖1顯示一示范元件1，其中電子元件(例如互補金屬氧化物半導體(CMOS)元件) 與微機電(MEMS)元件形成于一般的基材上。元件1顯示制作過程的中間階段。示范元件 1包括基材2與形成于基材2之上的各種電子零件4 (例如PMOS晶體管、NMOS晶體管、電 容、電阻或類似的元件)。各種電子元件之間借由多層的內連線層6彼此連接且連接到元 件1的外部的其他元件。于一實施例中，內連線層6為形成于一或多層介電層中之一或多 層導電層。例如，每一個導電層可以是銅導體(copper conductor)埋設于金屬層間介電層 (inter-metal dielectric, IMD)中，其可利用己知的壤嵌工藝(damasceneprocesses)形 成。如同一般所知，最上層的導電層可包括接合墊(bond pad)(用于連接外部元件)與形成 于其上的保護層(passivation)。為簡化說明，于圖1中，導電層、金屬層間介電層(IMD)、 接合墊層、保護層統(tǒng)稱為內連線層6。開口 8也顯示于圖1中。開口 8包括形成于內連線層6中的開口 10與形成于基材2中的深溝槽12。開口 8可應用作為微機電(MEMS)元件的一部分，可應用于機械對準與 連接兩種單獨元件1，或用于其他應用。不管是哪一種應用，通常需要控制深溝槽12的側壁 角度Φ。從工藝效率的角度來看，一般會希望能快速地形成深溝槽12。于一示范的工藝中，基材2為硅基材，且深溝槽12借由使用四甲基氫氧化銨 (tetramethylammonium hydroxide, TMAH)蝕刻劑的濕式蝕刻工藝制得。一般而言，于標 準蝕刻工藝參數的條件下，四甲基氫氧化銨(TMAH)以大約(roughly) 0.8微米/分鐘(μ/ min)的速度蝕穿基材2。此處須注意的是，當各種低介電常數(low-k)介電材料作為內連 線層6時，因為這些低介電常數(low-k)介電層的存在可能會明顯地降低對硅基材2的蝕 刻速率，其中低介電常數(low-k)介電材料例如摻雜碳的氧化硅(carbon doped silicon oxide)(通常稱為黑鉆石，購自于 Applied Materials, Santa Clara, California)、摻 雜氟的硅玻璃(fluorine doped silicon glass，FSG)、多孔隙低介電常數薄膜(porous low-kfilm)或類似的材料。在此領域中，低介電常數(low-k) —般指材料的介電常數值低 于氧化硅的介電常數值，也即低于3. 9。于一些實施例中，于一般公知的介電材料(例如 FSG)中的蝕刻速率為約0.8微米/分鐘(μ/min)，然而，于低介電常數材料中的蝕刻速率 會降為約0.022微米/分鐘(μ/min)。因為深溝槽12的深度為約1-1000微米(μ)，蝕刻 速率的降低會明顯地增加工藝時間且因此增加元件1的制作成本。另外的不利影響結果在于開口 8的工藝，需利用標準光刻工藝 (photolithography processes)(包括沉積、圖案化、與后續(xù)移除形成于元件1上的一或多 層光致抗蝕劑層(圖中未顯示))于內連線層6中形成開口 10。雖然盡可能從元件1中移 除所有的光致抗蝕劑，因為深溝槽12具有相當的深度與相對窄的洞口(mouth)，殘余的光 致抗蝕劑材料可能殘留于深溝槽12的底部。因此對后續(xù)工藝步驟造成不利的影響，且可能 實質上影響元件1的性能。圖2a顯示于工藝初期的元件1(相對于圖1)。如圖2a所示，利用已知的工藝(例 如已知的CMOS工藝技術)形成電子零件4于基材2之中與之上。內連線層6形成于電子 零件4之上，例如借由已知的雙鑲嵌(dual-damascene)或單鑲嵌(single damascene)工 藝，其中導線與接觸插塞(vias)形成于各自的低介電常數(low-k)介電層中。利用公知技 術形成接合層(bond layer)與保護層并將其圖案化。于圖2a的工藝階段中，已有效率地 完成元件1的CMOS零件。圖2b顯示形成開口 8的后續(xù)步驟。如圖中所示，于元件1之上，形成光致抗蝕劑層 14并將其圖案化。使用圖案化光致抗蝕劑層14作為光掩模(mask)，于內連線層6中(也 即，穿過內連線層6中)形成開口 10。于一示范的實施例中，于一合適的蝕刻腔體內，借由 一干式蝕刻工藝(例如暴露于四氟甲烷(CF4)、三氟甲烷(CHF3)或類似的氣體中)形成開 Π 10。當開口 10形成之后，移除光致抗蝕劑層14，例如借由公知的灰化技術(ashing technirue)，也稱為氧化物等離子體移除(oxide plasma removal)。須注意的是，由于在形 成深溝槽12之前就移除光致抗蝕劑層14，因此殘余的光致抗蝕劑材料殘留于深溝槽12底 部的風險就降低了。如圖2c所示，此處實施例為超低介電常數介電層(ELK)，為了保護金屬層間介 電層(IMD)，所以形成側壁保護薄膜16。于另一實施例中，側壁保護薄膜為一復合薄膜，由氧化層16a與氮化層16b所組成。可適用公知的化學氣相沉積法(chemical vapor deposition, CVD)形成氧化層16a，且沉積的厚度為約1_20微米(μ m)。本領域普通技術人 員也可使用其他沉積技術形成氧化層16a，例如四乙氧基硅烷(TEOS)、高壓化學氣相沉積 法(high pressure CVD, HPCVD)或類似的方法。于各種實施例中，氧化層16a作為介于內 連線層6與氮化層16a之間的緩沖層(buffer layer)，以降低或消除介電層與氮化層16b 的界面所引起的應力(stress)。如此一來，可以消除或降低對介電層的傷害，與避免介電層 的脫層(delamination)。也可使用公知的化學氣相沉積法(CVD)、等離子體增強化學氣相沉積法(plasma enhanced CVD，PECVD)、低壓化學氣相沉積法(low pressure CVD, LPCVD)或其他已知的沉 積技術形成氮化層16b。氮化層16b的沉積厚度為約1-20微米(μ m)。氮化層16b于示范 的實施例中為氮化硅，且相對于基材2，可提供高蝕刻選擇性的優(yōu)點，將會更詳細討論。于其 他實施例中，氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、二氧化硅(SiO2)或其他材 料或上述的組合，均可作為氮化層16b?；蛘呤窍鄬τ诨?可提供足夠蝕刻選擇性的其他 材料。請參見圖2d，第二光致抗蝕劑層18接著形成于元件1之上。借由公知的光刻工 藝，圖案化光致抗蝕劑層18以于開口 10的底部暴露出側壁保護薄膜16。暴露與蝕刻基材 2是為了形成深溝槽12，因此要移除一部分的側壁保護薄膜16，請參見后續(xù)更詳細的敘述。 可使用公知的干式蝕刻工藝，例如保護層干式蝕刻，當氮化層首先被移除時(例如，使用第 一蝕刻配方與工藝)，與接著底下的氧化層被移除(例如，使用調整到氧化層的第二蝕刻配 方與工藝)。圖2e顯示光致抗蝕劑層18被移除后的元件1，例如借由氧化等離子體(oxide plasma)或灰化(ashing)工藝。于此階段，側壁保護薄膜16殘留于被先前的光致抗蝕劑 層18所覆蓋的區(qū)域，如開口 10的側壁，與開口 10底部的一部分基材2上。于此實施例中， 側壁保護薄膜16也作為硬掩模層(hardmask)，用以定義(后續(xù)將形成的)深溝槽12的尺 寸。請參見圖2f，此圖顯示深溝槽12形成之后的元件1。于此示范的實施例中，借由使 用四甲基氫氧化銨(tetramethylammonium hydroxide, TMAH)的濕式蝕刻形成深溝槽12。 于一示范的實施例中，在溫度30°C 100°C的條件下，元件1浸入含有濃度為約 35% 的四甲基氫氧化銨(tetramethylammoniumhydroxide，TMAH)溶液中。本領域普通技術人 員應能了解，濕式四甲基氫氧化銨(TMAH)蝕刻為一各向同性蝕刻(isotropic etch)，且因 此深溝槽12的側壁會具有一相對于基材2的主要表面的一角度Φ?？捎烧{整四甲基氫氧 化銨(TMAH)的濃度、溶液的溫度、與蝕刻工藝的時間而控制角度Φ。角度Φ為約40° 65°，其有利于許多的應用。于各種實施例中，可借由調整上述的參數輕易地(readily)獲 得所需的角度。同樣的，于一些實施例中，一特定尺寸(critical dimension，⑶)，如圖2f 所示，可輕易地由上述的蝕刻工藝獲得。須注意的是，側壁保護薄膜16于蝕刻工藝中應有 利于減少或消除內連線層6中的介電層的傷害，或避免介電層的脫層(delamination)。須 注意的是，深溝槽12與開口 10互通(in communication with)，表示彼此是開啟的(open to eachother)。請參見圖2g，于形成深溝槽12之后，大體上移除側壁保護薄膜16。于一些實施例 中，可完全移除側壁保護薄膜16。于示范的實施例中，使用各向異性(anisotropic)蝕刻僅移除水平表面的側壁保護薄膜16 (例如內連線層16之上與基材2的上表面)，然而，留下 位于垂直表面上的薄膜(例如開口 10的側壁)。為了形成所謂的“側壁間隙壁(sidewall spacer)，，(例如通常形成于CMOS晶體管柵極之上)，使用本領域普通技術人員所熟知的各 向異性(anisotropically)移除氧化物、氮化物或復合氧化/氮化薄膜。本領域普通技術 人員應能了解，為了形成如圖2g所示的側壁間隙壁20，上述的教示用于蝕刻側壁保護薄膜 16。原封不動的(intact)留下側壁間隙壁20具有下述兩點優(yōu)點。第一點，從開口 10的側 壁移除側壁保護薄膜時，會有傷害內連線層6的介電層的風險。之前提及側壁保護薄膜16 可包括底下的氧化層16a，當移除此氧化層時，會造成非故意地(inadvertently)回蝕刻或 或是傷害內連線16的介電層的材料。因此，原封不動的(intact)留下側壁保護薄膜16于 側壁上可降低上述的風險。第二點，于后續(xù)工藝的期間，借由留下側壁間隙壁20可用以保 護內連線層6的介電層，且事實上可提供介電層結構上的支撐(support)。圖3顯示使用上述工藝制得的兩種元件Ia與Ib的應用。借由元件Ia之上的 信號墊(signal pad) 22a與元件Ib上的對應信號墊22b，使元件la、Ib利用電容耦合 (capacitive coupling)達到電性連接。為了使元件達到有效的電容耦合，于各種實施例 中，于元件Ia與Ib之間保持一氣隙(air gap)。如圖中所示，間隙球(spacer ball)26是一 種使元件之間維持適當的間距或氣隙的方法。利用上述的技術于元件Ia中形成第一開口 8a,以及于元件Ib中形成對應的開口 Sb。間隙球26形成于或沉積于第一開口 8a中。當元件 Ia與元件Ib兩者互相對準后，間隙球26會配合(fit)開口 8a與開口 8b中，且延伸到各自 的開口 8a與8b之上或之下。借由精準地控制開口 8a、8b的特定尺寸(criticaldimension， CD)與深度、與控制間隙球26的直徑，可以維持元件Ia與元件Ib之間的氣隙24。雖然本發(fā)明已以數個優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明，任何本領 域普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作任意的更動與潤飾，因此本發(fā)明 的保護范圍當視所附的權利要求所界定的范圍為準。
權利要求
一種電子元件的制法，包括形成一電子零件于一基材上；形成一內連線層于該電子零件上，其中該內連線層至少包括一介電層；形成一開口于該內連線層中且暴露該基材的一部分；沿著該開口的側壁與于該基材之上沉積一薄膜；形成一開口于該薄膜中，以暴露該基材的一部分；形成一深溝槽于該基材中；以及移除至少一部分的該薄膜。
2.如權利要求1所述的電子元件的制法，其中移除至少一部分的該薄膜包括留下于 內連線層中沿著該開口的側壁的薄膜。
3.如權利要求1所述的電子元件的制法，其中形成該深溝槽于該基材中包括利用四 甲基氫氧化銨對該基材進行濕式蝕刻，且控制該濕式蝕刻的參數，以形成相對于該基材的 頂表面，具有側壁角度為約40-65度的一深溝槽。
4.如權利要求1所述的電子元件的制法，其中移除至少一部分的該薄膜包括于該薄膜之上進行一各向異性蝕刻，以移除至少一部分的該薄膜，同時于該內連線層 中留下沿著該開口的側壁的側壁間隙壁。
5.一種電子元件，包括 一基材；多個介電層，形成于該基材之上，其中所述多個介電層之一具有一導電內連線層埋設 于其中；一開口，形成于所述多個介電層之中，從該介電層的頂部延伸穿過該基材； 一深溝槽，形成于該基材中，其中該深溝槽相對于該開口是開啟的；以及 一介電側壁間隙壁，形成于所述多個介電層中與位于該開口的一側壁上。
6.如權利要求5所述的電子元件，還包括一間隙球，位于該深溝槽中，且延伸到該深溝槽之上與之下。
7.如權利要求5所述的電子元件，相對于該基材的一主要頂表面，其中該深溝槽具有 側壁角度為約40-65度。
8.一種電子系統(tǒng)，包括 一第一元件，包括一基材；一內連線層，形成于該基材之上且包括至少一低介電常數介電層；一開口，形成于該內連線層中，其中該開口開啟至形成于該基材中的一溝槽；以及一介電層，沿著該開口的側壁而形成；一第二元件，包括一第二基材；一第二內連線層，形成于該基材之上且包括至少一第二低介電常數介電層； 一第二開口，形成于該第二內連線層中，其中該第二開口開啟至形成于該第二基材中 的一第二溝槽；以及一第二介電層，沿著該第二開口的側壁而形成；其中該第一元件對準于該第二元件，使得該第一開口對準于該第二開口，該第一溝槽 對準于該第二溝槽；以及一間距，從該第一溝槽中延伸至該第二溝槽中。
9.如權利要求8所述的電子系統(tǒng)，其中該第一信號墊與對應的信號墊為電容耦合。
10.如權利要求8所述的電子系統(tǒng)，其中該第一開口與該第二開口各自具有直徑為約 10-1000 微米。
11.如權利要求8所述的電子系統(tǒng)，其中該第一溝槽與該第二溝槽的側壁各自具有一 角度為約40-65度。
全文摘要
本發(fā)明公開了一種電子元件及其制法、電子系統(tǒng)，該電子元件的制法包括為了保護金屬層間介電層(IMD)，特別是低介電常數(low-k)介電層，于底下硅基材中蝕刻一溝槽(trench)之前，于金屬層間介電層(IMD)中形成一保護薄膜于一開口(opening)的側壁。蝕刻溝槽之后，例如借由使用四甲基氫氧化銨(TMAH)的濕式蝕刻工藝，移除至少一部分的保護薄膜。于一各向異性(anisotropic)蝕刻工藝中移除保護薄膜，留下一部分的保護薄膜作為金屬層間介電層(IMD)中的開口側壁的側壁間隙壁(sidewall spacer)。本發(fā)明可以消除或降低對介電層的傷害與避免介電層的脫層。
文檔編號B81C1/00GK101905854SQ20101019880
公開日2010年12月8日 申請日期2010年6月4日 優(yōu)先權日2009年6月4日
發(fā)明者洪彬原, 蔡聞庭, 謝暻椲, 陳殿豪, 黃松輝 申請人:臺灣積體電路制造股份有限公司