專利名稱：顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種顯示裝置，尤其涉及一種具備移位寄存器電路的顯示裝置。
背景技術(shù)：
以往，已知一種具備移位寄存器電路的顯示裝置。該種顯示裝置揭示于例如日本專利特開2005-17973號公報。
圖18是用以說明上述日本專利特開2005-17973號公報所揭示的、一例傳統(tǒng)技術(shù)的、使顯示裝置的漏極線驅(qū)動的移位寄存器電路的電路構(gòu)成的電路圖。參照圖18，一例傳統(tǒng)技術(shù)的、使顯示裝置的漏極線驅(qū)動的移位寄存器電路中，設(shè)有多段的移位寄存器電路部1001至1003。第1段的移位寄存器電路部1001是由前段的第1電路部1001a及后段的第2電路部1001b所構(gòu)成。而且，第1段的移位寄存器電路部1001的第1電路部1001a包含n溝道晶體管NT501至NT503；呈二極管連接的n溝道晶體管NT504；以及電容C501。此外，第1段的移位寄存器電路部1001的第2電路部1001b包含n溝道晶體管NT505至NT507；呈二極管連接的n溝道晶體管NT508；以及電容C502。以下，n溝道晶體管NT501至NT508稱為晶體管NT501至NT508。
此外，于第1電路部1001a中，晶體管NT501的漏極連接于正側(cè)電位VDD，同時源極與晶體管NT502的漏極相連接。此外，晶體管NT501的柵極連接于節(jié)點(diǎn)ND501。晶體管NT502的源極連接于負(fù)側(cè)電位VBB。此外，對于晶體管NT502的柵極供應(yīng)有開始信號ST。此外，在連接有晶體管NT501的柵極的節(jié)點(diǎn)ND501與負(fù)側(cè)電位VBB之間，連接有晶體管NT503。此外，對于晶體管NT503的柵極供應(yīng)有開始信號ST。而且，在晶體管NT501的柵極與源極之間連接有電容C501。而且，在連接有晶體管NT501的柵極的節(jié)點(diǎn)ND501與時鐘信號線CLK1之間，連接有呈二極管連接的晶體管NT504。
此外，于第2電路部1001b中，晶體管NT505的漏極連接于正側(cè)電位VDD。晶體管NT505的源極與晶體管NT506的漏極相連接。此外，晶體管NT505的柵極連接于節(jié)點(diǎn)ND503。晶體管NT506的源極連接于負(fù)側(cè)電位VBB。此外，晶體管NT506的柵極連接于設(shè)在第1電路部1001a的晶體管NT501與晶體管NT502之間的節(jié)點(diǎn)ND502。
此外，在連接有晶體管NT505的柵極的節(jié)點(diǎn)ND503與負(fù)側(cè)電位VBB之間，連接有晶體管NT507。此外，晶體管NT507的柵極連接于第1電路部1001a的節(jié)點(diǎn)ND502。而且，在晶體管NT505的柵極與源極之間連接有電容C502。而且，在連接有晶體管NT505的柵極的節(jié)點(diǎn)ND503與時鐘信號線CLK1之間，連接有呈二極管連接的晶體管NT508。
此外，由設(shè)在晶體管NT505的源極與晶體管NT506的漏極之間的節(jié)點(diǎn)ND504(輸出節(jié)點(diǎn))輸出有第1段的移位寄存器電路部1001的移位輸出信號SR501。此外，第2段以后的移位寄存器電路部1002及1003具有與第1段的移位寄存器電路部1 001相同的電路構(gòu)成。亦即，第2段的移位寄存器電路部1002包含具有與第1段的移位寄存器電路部1001的第1電路部1001a及第2電路部1001b相同的電路構(gòu)成的第1電路部1002a及第2電路部1002b。第2段的移位寄存器電路部1002的第1電路部1002a連接于第1段的移位寄存器電路部1001的第2電路部1001b的節(jié)點(diǎn)ND504(輸出節(jié)點(diǎn))。借此方式，第1段的移位寄存器電路部1001的移位輸出信號SR501被輸入至第2段的移位寄存器電路部1002的第1電路部1002a。此外，于第2段的移位寄存器電路部1002，連接有用以供應(yīng)時鐘信號CLK2的時鐘信號線(CLK2)，該時鐘信號CLK2的時序與供應(yīng)至第1段的移位寄存器電路部1001的時鐘信號CLK1不同。此外，由第2段的移位寄存器電路部1002的第2電路部1002b的節(jié)點(diǎn)ND504(輸出節(jié)點(diǎn))輸出第2段的移位寄存器電路部1002的移位輸出信號SR502。
此外，第3段的移位寄存器電路部1003包含具有與第1段的移位寄存器電路部1001的第1電路部1001a及第2電路部1001b相同的電路構(gòu)成的第1電路部1003a及第2電路部1003b。第3段的移位寄存器電路部1003的第1電路部1003a連接于第2段的移位寄存器電路部1002的第2電路部1002b的節(jié)點(diǎn)ND504(輸出節(jié)點(diǎn))。借此方式，第2段的移位寄存器電路部1002的移位輸出信號SR502被輸入至第3段的移位寄存器電路部1003的第1電路部1003a。此外，于第3段的移位寄存器電路部1003，連接有用以供給與第1段的移位寄存器電路部1001相同的時鐘信號CLK1的時鐘信號線(CLK1)。此外，由第3段的移位寄存器電路部1003的第2電路部1003b的節(jié)點(diǎn)ND504(輸出節(jié)點(diǎn))輸出第3段的移位寄存器電路部1003的移位輸出信號SR503。該移位輸出信號SR503被輸入至未圖示的下一段的移位寄存器電路部的第1電路部。
此外，各段的移位寄存器電路部1001至1003的節(jié)點(diǎn)ND504連接于水平開關(guān)1100。具體而言，水平開關(guān)1100具有多個晶體管NT510至NT512。該晶體管NT510至NT512的柵極分別連接于第1段至第3段的移位寄存器電路部1001至1003的節(jié)點(diǎn)ND504。借此方式，各段的移位寄存器電路部1001至1003的移位輸出信號SR501至SR503分別被輸入至水平開關(guān)1100的晶體管NT510至NT512的柵極。此外，晶體管NT510至NT512的漏極分別連接于各段的漏極線。而且，晶體管NT510至NT512的源極連接于視頻信號線Video。
通過上述的構(gòu)成，在一例傳統(tǒng)技術(shù)的、使顯示裝置的漏極線驅(qū)動的移位寄存器電路中，通過各段的移位寄存器電路部1001至1003使上升至H電平的時序移位的移位輸出信號SR501至SR503分別被輸入至水平開關(guān)1100的晶體管NT510至NT512的柵極。借此方式，由于水平開關(guān)1100的晶體管NT510至NT512依序呈導(dǎo)通(ON)狀態(tài)，因此形成通過晶體管NT510至NT512而依序?qū)⒂跋裥盘栍梢曨l信號線Video輸出至各段的漏極線的構(gòu)成。
然而，在圖18所示的一例傳統(tǒng)技術(shù)的具備移位寄存器電路的顯示裝置中，在將正側(cè)電位VDD與負(fù)側(cè)電位VBB供應(yīng)至移位寄存器電路之后，在尚未進(jìn)行移位寄存器電路的掃描的狀態(tài)下，會有這一問題產(chǎn)生作為各段的移位寄存器電路部1001至1003的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND504的電位形成正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位。借此方式，會有這一問題發(fā)生柵極連接于節(jié)點(diǎn)ND504的水平開關(guān)1100的晶體管NT510至NT512在意料之外的時序?qū)ǖ那樾?。此時，由于通過形成該導(dǎo)通狀態(tài)的晶體管NT510至NT512，而使影像信號由視頻信號線Video輸出至漏極線，因此會有在意料之外的時序使影像信號輸出至漏極線的問題。

發(fā)明內(nèi)容
本發(fā)明是為解決上述問題而研創(chuàng)，本發(fā)明的目的之一是提供一種可抑制在意料之外的時序?qū)⑿盘栞敵鲋翓艠O線或漏極線的顯示裝置。
為達(dá)成上述目的，本發(fā)明的一方面的顯示裝置具備移位寄存器電路，該移位寄存器電路包含第1移位寄存器電路部，用以輸出第1移位信號；第2移位寄存器電路部，配置在第1移位寄存器電路部的下一段，并用以輸出第2移位信號；以及邏輯合成電路部，由以第1電位導(dǎo)通的多個第1導(dǎo)電型的晶體管所構(gòu)成，輸入有第1移位信號以及第2移位信號，同時，將第1移位信號與第2移位信號予以邏輯合成而輸出移位輸出信號。而且，第1移位寄存器電路部及第2移位寄存器電路部的至少一方包含重置晶體管，用以響應(yīng)預(yù)定的驅(qū)動信號，而將輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)的電位重置為邏輯合成電路部的晶體管不導(dǎo)通的第2電位。
在該一方面的顯示裝置中，如上所述，構(gòu)成為第1移位寄存器電路部包含重置晶體管，用以響應(yīng)預(yù)定的驅(qū)動信號，而將輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)的電位重置為邏輯合成電路部的晶體管不導(dǎo)通的第2電位，借此可在對移位寄存器電路接通電源后，輸入預(yù)定的驅(qū)動信號，且若通過重置晶體管，將輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)的電位重置為第2電位，則可將輸出至邏輯合成電路部的第1移位信號及第2移位信號的至少一方，固定在邏輯合成電路部的晶體管不導(dǎo)通的第2電位。借此方式，由于在對邏輯合成電路部的2個晶體管的柵極分別輸入第1移位信號及第2移位信號的同時，將經(jīng)由該2個晶體管輸出的信號作為將第1移位信號與第2移位信號予以邏輯合成后的移位輸出信號來使用時，將第1移位信號及第2移位信號的至少一方固定在邏輯合成電路部的晶體管不導(dǎo)通的第2電位，因此可將邏輯合成電路部的2個晶體管的至少一方保持在不導(dǎo)通狀態(tài)。因此，經(jīng)由邏輯合成電路部的2個晶體管，并不會輸出移位輸出信號，因此，可抑制在意料之外的時序?qū)⑿盘栞敵鲋翓艠O線或漏極線。
于上述一方面的顯示裝置中，最好第1移位寄存器電路部及第2移位寄存器電路部雙方均包含重置晶體管。若以此方式構(gòu)成，通過重置晶體管由第1移位寄存器電路部輸出的第1移位信號與由第2移位寄存器電路部輸出的第2移位信號雙方均可固定在邏輯合成電路部的晶體管不導(dǎo)通的第2電位。借此方式，由于在對邏輯合成電路部的2個晶體管的柵極分別輸入第1移位信號及第2移位信號的同時，將經(jīng)由該2個晶體管輸出的信號作為將第1移位信號與第2移位信號予以邏輯合成后的移位輸出位號來使用時，可將邏輯合成電路部的2個晶體管雙方均保持在不導(dǎo)通狀態(tài)。因此，可更加確實(shí)地抑制在意料之外的時序由邏輯合成電路部將信號輸出至柵極線或漏極線。
于上述一方面的顯示裝置中，最好預(yù)定的驅(qū)動信號是用以使移位寄存器電路開始掃描的開始信號。若以此方式構(gòu)成，由于不需要另外形成用以產(chǎn)生預(yù)定的驅(qū)動信號的信號產(chǎn)生電路，因此可抑制顯示裝置的電路構(gòu)成復(fù)雜化。
于上述一方面的顯示裝置中，最好第1移位寄存器電路部及第2移位寄存器電路部的至少一方包含前段的第1電路部及后段的第2電路部，第2電路部包含第1導(dǎo)電型的第1晶體管，該第1晶體管連接于第2電位側(cè)與輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)之間，同時其柵極連接于第1電路部的輸出節(jié)點(diǎn)，重置晶體管具有響應(yīng)預(yù)定的驅(qū)動信號而將第1電路部的輸出節(jié)點(diǎn)重置為第1電位的功能，響應(yīng)由重置晶體管將第1電路部的輸出節(jié)點(diǎn)重置為第1電位，而使第1晶體管呈導(dǎo)通狀態(tài)，借此使輸出有第2電路部的第1移位信號或第2移位信號的節(jié)點(diǎn)重置為第2電位。若以此方式構(gòu)成，通過重置晶體管響應(yīng)預(yù)定的驅(qū)動信號而將第1電路部的輸出節(jié)點(diǎn)重置為第1電位，借此可使柵極連接于第1電路部的輸出節(jié)點(diǎn)的第1導(dǎo)電型的第1晶體管導(dǎo)通，因此，可經(jīng)由第1晶體管由第2電位側(cè)將第2電位供應(yīng)至輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)。借此方式，可輕易地響應(yīng)預(yù)定的驅(qū)動信號，而將輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)的電位重置為第2電位。
于前述重置晶體管具有將第1電路部的輸出節(jié)點(diǎn)重置為第1電位的功能的構(gòu)成中，最好重置晶體管連接于第1電位側(cè)與第1電路部的輸出節(jié)點(diǎn)之間，同時其柵極連接于供應(yīng)預(yù)定的驅(qū)動信號的第1驅(qū)動信號線。若以此方式構(gòu)成，可輕易地使重置晶體管具有響應(yīng)預(yù)定的驅(qū)動信號而將第1電路部的輸出節(jié)點(diǎn)重置為第1電位的功能。
于包含前述第1驅(qū)動信號線的構(gòu)成中，第1驅(qū)動信號線是供應(yīng)開始信號的開始信號線，該開始信號是作為預(yù)定的驅(qū)動信號且用以使移位寄存器電路開始掃描。若以此方式構(gòu)成，可使用開始信號作為預(yù)定的驅(qū)動信號，因此，不需要另外形成用以產(chǎn)生預(yù)定的驅(qū)動信號的信號產(chǎn)生電路。借此方式，可抑制顯示裝置的電路構(gòu)成復(fù)雜化。此外，使用用以供應(yīng)開始信號的開始信號線來作為第1驅(qū)動信號線，借此無須另外設(shè)置配線來作為用以供應(yīng)預(yù)定的驅(qū)動信號的第1驅(qū)動信號線，因此，可抑制顯示裝置的電路規(guī)模增大。
于上述一方面的顯示裝置中，最好邏輯合成電路部的晶體管包含第2晶體管，其源極/漏極的一方連接于用以供應(yīng)切換成第1電位與第2電位的第1信號的第1信號線，并對該第2晶體管的柵極輸入有第1移位信號；以及第3晶體管，其源極/漏極的一方連接于第2晶體管的源極/漏極的另一方，并對該第3晶體管的柵極輸入有第2移位信號，當(dāng)?shù)?移位信號及第2移位信號為第1電位時，使第2晶體管及第3晶體管呈導(dǎo)通狀態(tài)，同時，由第1信號線供應(yīng)第1電位的第1信號至第2晶體管的源極/漏極的一方，借此通過第2晶體管及第3晶體管而輸出第1電位的移位輸出信號，當(dāng)?shù)?移位信號由第1電位變化成第2電位時，由第1信號線供應(yīng)第2電位的第1信號至第2晶體管的源極/漏極的一方，借此通過第2晶體管及第3晶體管而輸出第2電位的移位輸出信號。若以此方式構(gòu)成，當(dāng)?shù)?移位信號及第2移位信號為第1電位時，可經(jīng)由邏輯合成電路部的第2晶體管及第3晶體管等2個晶體管，輸出將第1電位的第1移位信號與第1電位的第2移位信號予以邏輯合成的第1電位的移位輸出信號，同時當(dāng)?shù)?移位信號由第1電位變化成第2電位時，可經(jīng)由邏輯合成電路部的第2晶體管及第3晶體管等2個晶體管，輸出將第2電位的第1移位信號與第1電位的第2移位信號予以邏輯合成的第2電位的移位輸出信號。借此方式，可輕易地由邏輯合成電路部輸出將第1移位信號與第2移位信號予以邏輯合成的移位輸出信號。
此時，最好在第1信號為第2電位的期間，將移位輸出信號強(qiáng)制性地保持在第2電位。若以此方式構(gòu)成，由多段的邏輯合成電路部輸出的移位輸出信號的電位依序由第2電位(例如L電平)變化成第1電位(例如H電平)時，于第1信號為第2電位(L電平)的期間，可將由前段的邏輯合成電路部輸出的移位輸出信號與由下一段的邏輯合成電路部輸出的移位輸出信號雙方強(qiáng)制性地設(shè)在第2電位(L電平)。借此方式，當(dāng)由前段的邏輯合成電路部輸出的移位輸出信號為第1電位(H電平)，由下一段的邏輯合成電路部輸出的移位輸出信號為第2電位(L電平)時，將第1信號設(shè)為第2電位(L電平)，借此可將由前段及下一段的邏輯合成電路部分別輸出的移位輸出信號均設(shè)為第2電位(L電平)。此外，在第1信號為第2電位(L電平)的期間之后，若僅使由下一段的邏輯合成電路部輸出的移位輸出信號變化成第1電位(H電平)，則可抑制由前段的邏輯合成電路部輸出的移位輸出信號由第1電位(H電平)變化成第2電位(L電平)的時序與由下一段的邏輯合成電路部輸出的移位輸出信號由第2電位(L電平)變化成第1電位(H電平)的時序相重疊。借此方式，可抑制由于由前段的邏輯合成電路部輸出的移位輸出信號由第1電位(H電平)變化成第2電位(L電平)的時序與由下一段的邏輯合成電路部輸出的移位輸出信號由第2電位(L電平)變化成第1電位(H電平)的時序相重疊所引起的噪聲(noise)。
在當(dāng)上述第1移位信號由第1電位變化成第2電位時，輸出有第2電位的移位輸出信號的構(gòu)成中，最好邏輯合成電路部包含電位固定電路部，以在第1移位信號由第1電位變化成第2電位之后，將移位輸出信號固定在第2電位。若以此方式構(gòu)成，通過電位固定電路部，可在第1移位信號由第1電位變化成第2電位之后，將移位輸出信號固定在第2電位，因此當(dāng)?shù)?移位信號為第2電位、第2移位信號為第1電位時，可將移位輸出信號固定在第2電位。此外，之后，在通過第2移位信號變化成第2電位，而使第1移位信號及第2移位信號雙方均變?yōu)榈?電位時，亦可將移位輸出信號固定在第2電位。
在上述邏輯合成電路部包含對柵極輸入有第1移位信號的第2晶體管及對柵極輸入有第2移位信號的第3晶體管的構(gòu)成中，最好第1移位寄存器電路部包含第4晶體管，對于其漏極至少供應(yīng)第1電位，同時，其柵極連接于輸出有第1移位信號的節(jié)點(diǎn)；以及第1電容，連接于第4晶體管的柵極-源極之間，第2移位寄存器電路部包含第5晶體管，對于其漏極至少供應(yīng)第1電位，同時，其柵極連接于輸出有第2移位信號的節(jié)點(diǎn)；以及第2電容，連接于第5晶體管的柵極-源極之間。若以此方式構(gòu)成，例如，將正側(cè)電位VDD供應(yīng)至第4晶體管(第5晶體管)的漏極，同時，第4晶體管(第5晶體管)為n溝道晶體管時，由于可使第4晶體管(第5晶體管)的柵極電位上升至比VDD還高第4晶體管(第5晶體管)的臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位，因此可對邏輯合成電路部的第2晶體管及第3晶體管的柵極分別供應(yīng)具有高于VDD+Vt的電位(VDD+Vα)的第1移位信號及第2移位信號。借此方式，可抑制經(jīng)由邏輯合成電路部的第2晶體管及第3晶體管所輸出的移位輸出信號的電位僅由VDD降低第2晶體管及第3晶體管的臨限值電壓(Vt)份。此外，對第4晶體管(第5晶體管)的漏極供應(yīng)負(fù)側(cè)電位VBB，同時，第4晶體管(第5晶體管)為p溝道晶體管時，由于可使第4晶體管(第5晶體管)的柵極電位下降至比VBB還低第4晶體管(第5晶體管)的臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位，因此可對邏輯合成電路部的第2晶體管及第3晶體管的柵極分別供應(yīng)具有低于VBB-Vt的電位(VDD-Vα)的第1移位信號及第2移位信號。借此方式，可抑制經(jīng)由邏輯合成電路部的第2晶體管及第3晶體管所輸出的移位輸出信號的電位僅由VBB上升第2晶體管及第3晶體管的臨限值電壓(Vt)份。
于包含上述第4晶體管及第5晶體管的構(gòu)成中，最好對于第4晶體管的漏極連接有用以供應(yīng)切換成第1電位與第2電位的第1信號的第1信號線，同時對于柵極供應(yīng)有第1時鐘信號，對于第5晶體管的漏極連接有用以供應(yīng)第1信號的第1信號線，同時對于柵極供應(yīng)有第2時鐘信號，第1信號在第1時鐘信號由第2電位變成第1電位之后，以及在第2時鐘信號由第2電位變成第1電位之后，分別由第2電位切換成第1電位。若以此方式構(gòu)成，隨著通過第1時鐘信號(第2時鐘信號)使第4晶體管(第5晶體管)的柵極電位由第2電位變化成第1電位，而使第4晶體管(第5晶體管)呈導(dǎo)通狀態(tài)之后，可通過第1信號使第4晶體管(第5晶體管)的源極電位由第2電位變化成第1電位。借此方式，此時的第4晶體管(第5晶體管)的源極電位的變化份亦可使第4晶體管(第5晶體管)的柵極電位上升或下降。亦即，除了對于第4晶體管(第5晶體管)的漏極供應(yīng)為固定電位的第1電位時的第4晶體管(第5晶體管)的柵極與源極之間的第1電容(第2電容)所引起的第4晶體管(第5晶體管)的柵極電位的上升或下降之外，使源極電位由第2電位變化成第1電位時的變化份亦可使第4晶體管(第5晶體管)的柵極電位較高或較低。借此方式，可更輕易地將第1及第2移位信號的電位設(shè)定為比VDD還高臨限值電壓(Vt)以上的電位或比VBB還低臨限值電壓(Vt)以上的電位。因此，可更輕易地對于邏輯合成電路部的第2晶體管的柵極及第3晶體管的柵極，供應(yīng)具有VDD+Vt以上的電位或VBB-Vt以下的電位的第1移位信號及第2移位信號，因此，可更加抑制經(jīng)由第2晶體管及第3晶體管所輸出的移位輸出信號的電位僅下降或上升臨限值電壓(Vt)份。
在包含上述第4晶體管及第5晶體管的構(gòu)成中，最好對于第4晶體管的漏極連接有用以供應(yīng)切換成第1電位與第2電位的第2信號的第2信號線，同時對于柵極供應(yīng)有第1時鐘信號，對于第5晶體管的漏極連接有用以供應(yīng)切換成第1電位與第2電位的第3信號的第3信號線，同時對于柵極供應(yīng)有第2時鐘信號，第2信號在第1時鐘信號由第2電位變成第1電位之后，由第2電位切換成第1電位，第3信號在第2時鐘信號由第2電位變成第1電位之后，由第2電位切換成第1電位。若以此方式構(gòu)成，第1移位寄存器電路部的第4晶體管與第2移位寄存器電路部的第5晶體管可分別配合響應(yīng)第1時鐘信號與第2時鐘信號而導(dǎo)通的時序，使第4及第5晶體管的源極電位由第2電位變化成第1電位。此外，可在第1移位寄存器電路部的第4晶體管與第2移位寄存器電路部的第5晶體管分別響應(yīng)第1時鐘信號與第2時鐘信號而呈不導(dǎo)通為止，將第4及第5晶體管的源極電位分別保持在第1電位。借此方式，可抑制在第4及第5晶體管響應(yīng)第1時鐘信號與第2時鐘信號而呈不導(dǎo)通狀態(tài)為止的期間，第4及第5晶體管的源極電位成為第2電位而引起第4及第5晶體管的柵極電位發(fā)生變動的問題產(chǎn)生。此時，可抑制由連接有第1移位寄存器電路部的第4晶體管的柵極的節(jié)點(diǎn)所輸出的第1移位信號以及由連接有第2移位寄存器電路部的第5晶體管的柵極的節(jié)點(diǎn)所輸出的第2移位信號發(fā)生變動，因此，可抑制對于柵極輸入有第1移位信號的邏輯合成電路部的第2晶體管的動作、以及對于柵極輸入有第2移位信號的邏輯合成電路部的第3晶體管的動作變得不穩(wěn)定。
在包含上述第4晶體管及第5晶體管的構(gòu)成中，最好重置晶體管亦具有以下功能響應(yīng)預(yù)定的驅(qū)動信號，將第4晶體管或第5晶體管的源極的電位重置為第2電位。若以此方式構(gòu)成，例如，當(dāng)?shù)?晶體管(第5晶體管)為n溝道晶體管，同時，在對第4晶體管(第5晶體管)的漏極供應(yīng)正側(cè)電位VDD(第1電位)，而使第4晶體管(第5晶體管)的源極的電位上升之前，若先將第4晶體管(第5晶體管)的源極的電位重置為負(fù)側(cè)電位VBB(第2電位)的話，則可使第4晶體管(第5晶體管)的柵極電位上升第4晶體管(第5晶體管)的源極的電位由負(fù)側(cè)電位VBB上升至正側(cè)電位VDD的電位差的量。借此方式，與使第4晶體管(第5晶體管)的源極的電位由正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位上升的情形相較之下，由于可使第4晶體管(第5晶體管)的柵極電位更加上升，因此，可更加確實(shí)地使第4晶體管(第5晶體管)的柵極電位上升至比VDD還高第4晶體管(第5晶體管)的臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位。此外，第4晶體管(第5晶體管)為p溝道晶體管，同時，在對第4晶體管(第5晶體管)的漏極供應(yīng)負(fù)側(cè)電位VBB(第1電位)，而使第4晶體管(第5晶體管)的源極的電位降低之前，若先將第4晶體管(第5晶體管)的源極的電位重置為正側(cè)電位VDD(第2電位)的話，則可使第4晶體管(第5晶體管)的柵極電位降低第4晶體管(第5晶體管)的源極的電位由正側(cè)電位VDD降低至負(fù)側(cè)電位VBB的電位差的量。借此方式，與使第4晶體管(第5晶體管)的源極的電位由正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位降低的情形相較之下，由于可使第4晶體管(第5晶體管)的柵極電位更加降低，因此，可更加確實(shí)地使第4晶體管(第5晶體管)的柵極電位降低至比VBB還低第4晶體管(第5晶體管)的臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位。
于上述一方面的顯示裝置中，最好移位寄存器電路適用于用以驅(qū)動?xùn)艠O線的移位寄存器電路及用以驅(qū)動漏極線的移位寄存器電路的至少一方。若以此方式構(gòu)成，可輕易地抑制在意料的之外的時序?qū)⑿盘栞敵鲋翓艠O線及漏極線的至少一方。
于上述一方面的顯示裝置中，最好構(gòu)成第1移位寄存器電路部、第2移位寄存器電路部及邏輯合成電路部的晶體管、以及重置晶體管具有第1導(dǎo)電型。若以此方式構(gòu)成，與通過具有第1導(dǎo)電型或第2導(dǎo)電型等2種導(dǎo)電型的晶體管構(gòu)成第1移位寄存器電路部、第2移位寄存器電路部及邏輯合成電路部的晶體管、以及重置晶體管的情形相較之下，可降低在形成該等晶體管時的離子注入制造過程的次數(shù)以及離子注入掩模的個數(shù)。借此方式，可抑制制造過程復(fù)雜化，同時可抑制制造成本增加。
于上述一方面的顯示裝置中，最好顯示裝置是由液晶顯示裝置及EL顯示裝置的任一方所構(gòu)成。


圖1是顯示本發(fā)明的第1實(shí)施方式的液晶顯示裝置的俯視圖。
圖2為圖1所示的第1實(shí)施方式的液晶顯示裝置的V驅(qū)動器內(nèi)部的電路圖。
圖3是用以說明本發(fā)明第1實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。
圖4是顯示本發(fā)明的第2實(shí)施方式的液晶顯示裝置的俯視圖。
圖5為圖4所示的第2實(shí)施方式的液晶顯示裝置的V驅(qū)動器內(nèi)部的電路圖。
圖6是用以說明本發(fā)明第2實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。
圖7為本發(fā)明的第3實(shí)施方式的液晶顯示裝置的V驅(qū)動器內(nèi)部的電路圖。
圖8是用以說明本發(fā)明第3實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。
圖9為本發(fā)明的第4實(shí)施方式的液晶顯示裝置的V驅(qū)動器內(nèi)部的電路圖。
圖10是用以說明本發(fā)明第4實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。
圖11為本發(fā)明的第5實(shí)施方式的液晶顯示裝置的V驅(qū)動器內(nèi)部的電路圖。
圖12是用以說明本發(fā)明第5實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。
圖13為本發(fā)明的第6實(shí)施方式的液晶顯示裝置的V驅(qū)動器內(nèi)部的電路圖。
圖14是用以說明本發(fā)明第6實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。
圖15為本發(fā)明的第7實(shí)施方式的液晶顯示裝置的H驅(qū)動器內(nèi)部的電路圖。
圖16是顯示本發(fā)明第8實(shí)施方式的有機(jī)EL顯示裝置的俯視圖。
圖17是顯示本發(fā)明第9實(shí)施方式的有機(jī)EL顯示裝置的俯視圖。
圖18是用以說明使一例傳統(tǒng)技術(shù)顯示裝置的漏極線驅(qū)動的移位寄存器電路的電路構(gòu)成的電路圖。
主要組件符號說明1、1a、1b基板2、2a、102、102a 顯示部3、3a水平開關(guān)(HSW)4、4aH驅(qū)動器5、5aV驅(qū)動器10驅(qū)動IC11 信號產(chǎn)生電路12、120、120a電源電路20、20a 像素21、121、122 n溝道晶體管(晶體管)21a p溝道晶體管(晶體管)22、22a 像素電極
23、23a 對向電極24、24a 液晶25、25a、123、123a 補(bǔ)助電容51至55、501至505、511至515、521至525、531至535、541至545移位寄存器電路部51a至55a、501a至505a、511a至515a、521a至525a、531a至535a、541a至545a、1001a至1003a 第1電路部51b至55b、501b至505b、511b至515b、521b至525b、531b至535b、541b至545b、1001b至1003b 第2電路部60、600、610、620、630、640 掃描方向切換電路部70、700、710、720、730、740 輸入信號切換電路部81至83、801至803、811至813、821至823、831至833、841至843 邏輯合成電路部81a至83a、801a至803a、811a至813a、821a至823a、831a至833a、841a至843a 電位固定電路部91、901、911、921電路部124、124a陽極125、125a陰極126 有機(jī)EL組件Video視頻信號(線)SR1至SR5 移位信號SR11至SR15 輸出信號ST、STV、STH 開始信號(STV)、(STH) 開始信號線CSV、CSH 掃描方向切換信號(CSV)、(CSH) 掃描方向切換信號線CKH、CKH1、CKH2、CKV、CKV1、CKV2、CLK1、CLK2 時鐘信號(CKV1)、(CKV2)、(CLK1)、(CLK2) 時鐘信號線SR501至SR503、Dummy、Drain1、Drain2、Gate1、Gate2移位輸出信號
ENB、ENB1、ENB2 使能信號(ENB1)、(ENB2) 使能信號線XENB 反轉(zhuǎn)使能信號(XENB) 反轉(zhuǎn)使能信號線VDD 正側(cè)電位VBB 負(fù)側(cè)電位NT1至NT8、NT11至NT18、NT21至NT28、NT31至NT38、NT41至NT48、NT51至NT85、NT91至NT95、NT101至NT105、NT111至NT114、NT121至NT123、NT500至NT508、NT510至NT512 n溝道晶體管(晶體管)NT39、NT49 n溝道晶體管(重置晶體管)PT1至PT8、PT11至PT18、PT21至PT28、PT31至PT38、PT41至PT48、PT51至PT85、PT91至PT95、PT101至PT105、PT111至PT114 p溝道晶體管(晶體管)PT39、PT49 p溝道晶體管(重置晶體管)C1至C4、C11至C14、C21至C24、C31至C34、C41至C44、C81、C91、C101、C111、C501、C502 電容ND1至ND7、ND501至ND504節(jié)點(diǎn)XCSH、XCSV 反轉(zhuǎn)掃描方向切換信號(XCSH)、(XCSV) 反轉(zhuǎn)掃描方向切換信號線(Dummy) 假柵極線(Gate1) 第1段的柵極線(Gate2) 第2段的柵極線(Video) 視頻信號線具體實(shí)施方式
以下參照圖示說明本發(fā)明的實(shí)施方式。
第1實(shí)施方式首先，參照圖1，在本第1實(shí)施方式中，在基板1上設(shè)有顯示部2。在該顯示部2以矩陣狀配置有像素20。此外，在圖1中，為簡化圖示，僅圖示1個像素20。各個像素20由以下所構(gòu)成n溝道晶體管21(以下稱為晶體管21)；像素電極22；與像素電極22相對向配置的各像素20共通的對向電極23；夾持在像素電極22與對向電極23之間的液晶24；以及補(bǔ)助電容25。而晶體管21的源極連接于像素電極22與補(bǔ)助電容25，同時，其漏極連接于漏極線。該晶體管21的柵極連接于柵極線。
此外，以沿著顯示部2的一邊的方式，在基板1上設(shè)有用以驅(qū)動(掃描)顯示部2的漏極線的水平開關(guān)(HSW)3及H驅(qū)動器4。此外，以沿著顯示部2的另一邊的方式，在基板1上設(shè)有用以驅(qū)動(掃描)顯示部2的柵極線的V驅(qū)動器5。此外，關(guān)于圖1的水平開關(guān)3，雖僅圖示2個開關(guān)，但實(shí)際上配置有對應(yīng)像素數(shù)的數(shù)量的開關(guān)。此外，關(guān)于圖1的H驅(qū)動器4及V驅(qū)動器5，雖然分別僅圖示2個移位寄存器電路部，但實(shí)際上配置有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部。
此外，在基板1的外部設(shè)置有驅(qū)動IC 10。該驅(qū)動IC 10具備信號產(chǎn)生電路11及電源電路12。由驅(qū)動IC 10往H驅(qū)動器4供應(yīng)有視頻信號Video、開始信號STH、掃描方向切換信號CSH、時鐘信號CKH、使能信號(Enable Signal)ENB、正側(cè)電位VDD及負(fù)側(cè)電位VBB。此外，由驅(qū)動IC 10往V驅(qū)動器5供應(yīng)有開始信號STV、使能信號ENB、掃描方向切換信號CSV、時鐘信號CKV、正側(cè)電位VDD及負(fù)側(cè)電位VBB。
如圖2所示，在第1實(shí)施方式中，在V驅(qū)動器5的內(nèi)部設(shè)有多段的移位寄存器電路部51至55；掃描方向切換電路部60；輸入信號切換電路部70；多段的邏輯合成電路部81至83；以及電路部91。此外，在圖2中為簡化圖示，雖僅圖示5段份的移位寄存器電路部51至55及3段份的邏輯合成電路部81至83，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。
第1段的移位寄存器電路部51由前段的第1電路部51a與后段的第2電路部51b所構(gòu)成。第1電路部51a包含n溝道晶體管NT1及NT2；呈二極管連接的n溝道晶體管NT3；電容C1及C2。此外，第2電路部51b包含n溝道晶體管NT4、NT5、NT6及NT7；呈二極管連接的n溝道晶體管NT8；電容C3及C4。以下，n溝道晶體管NT1至NT8分別稱為晶體管NT1至NT8。
此外，設(shè)在第1段的移位寄存器電路部51的晶體管NT1 NT8全部均通過由n型MOS晶體管(場效應(yīng)型晶體管)構(gòu)成的TFT(thin filmtransistor，薄膜晶體管)所構(gòu)成。而且，晶體管NT1、NT2、NT6、NT7及NT8具有相互電性連接的2個柵極電極。此外，于第1電路部51a中，晶體管NT1的源極連接于負(fù)側(cè)電位VBB，同時，其漏極連接于為第1電路部51a的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND1。此外，電容C1的一方的電極連接于負(fù)側(cè)電位VBB，同時，另一方的電極連接于節(jié)點(diǎn)ND1。而且，晶體管NT2的源極經(jīng)由晶體管NT3而連接于節(jié)點(diǎn)ND1，同時，其漏極連接于時鐘信號線(CKV1)。此外，電容C2連接于晶體管NT2的柵極與源極之間。
此外，于第2電路部51b中，晶體管NT4的源極連接于節(jié)點(diǎn)ND3，同時，其漏極連接于正側(cè)電位VDD。該晶體管NT4的柵極連接于節(jié)點(diǎn)ND2。此外，晶體管NT5的源極連接于負(fù)側(cè)電位VBB，同時，其漏極連接于節(jié)點(diǎn)ND3。該晶體管NT5的柵極連接于第1電路部51a的節(jié)點(diǎn)ND1。此外，晶體管NT6的源極連接于負(fù)側(cè)電位VBB，同時，其漏極連接于節(jié)點(diǎn)ND2。該晶體管NT6的柵極連接于第1電路部51a的節(jié)點(diǎn)ND1。而且，晶體管NT6是當(dāng)晶體管NT5呈導(dǎo)通狀態(tài)時，為了將晶體管NT4設(shè)為不導(dǎo)通狀態(tài)而設(shè)置。而且，晶體管NT7的源極經(jīng)由晶體管NT8而連接于節(jié)點(diǎn)ND2，同時，其漏極連接于時鐘信號線(CKV1)。此外，電容C3連接于晶體管NT4的柵極與源極之間。電容C4連接于晶體管NT7的柵極與源極之間。
此外，第2段至第5段的移位寄存器電路部52至55具有與上述第1段的移位寄存器電路部51幾乎相同的電路構(gòu)成。具體而言，第2段至第5段的移位寄存器電路部52至55分別由以下所構(gòu)成電路構(gòu)成幾乎與第1段的移位寄存器電路部51的第1電路部51a相同的第1電路部52a至55a；以及電路構(gòu)成幾乎與第2電路部51b相同的第2電路部52b至55b。
第2段的移位寄存器電路部52包含對應(yīng)于第1段的移位寄存器電路部51的晶體管NT1至NT8的n溝道晶體管NT11至NT18；以及對應(yīng)于電容C1至C4的電容C11至C14。其中，n溝道晶體管NT14是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，n溝道晶體管NT16是本發(fā)明的“第1晶體管”的一例。此外，電容C13是本發(fā)明的“第1電容”及“第2電容”的一例。以下，n溝道晶體管NT11至NT18分別稱為晶體管NT11至NT18。此外，第3段的移位寄存器電路部53包含對應(yīng)于第1段的移位寄存器電路部51的晶體管NT1至NT8的n溝道晶體管NT2 1至NT28；以及對應(yīng)于電容C1至C4的電容C21至C24。其中，n溝道晶體管NT24是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，n溝道晶體管NT26是本發(fā)明的“第1晶體管”的一例。此外，電容C23是本發(fā)明的“第1電容”及“第2電容”的一例。以下，n溝道晶體管NT21至NT28分別稱為晶體管NT21至NT28。
此外，第4段的移位寄存器電路部54包含對應(yīng)于第1段的移位寄存器電路部51的晶體管NT1至NT8的n溝道晶體管NT31至NT38；以及對應(yīng)于電容C1至C4的電容C31至C34。其中，n溝道晶體管NT34是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，n溝道晶體管NT36是本發(fā)明的“第1晶體管”的一例。此外，電容C33是本發(fā)明的“第1電容”及“第2電容”的一例。以下，n溝道晶體管NT31至NT38分別稱為晶體管NT31至NT38。此外，第5段的移位寄存器電路部55包含對應(yīng)于第1段的移位寄存器電路部51的晶體管NT1至NT8的n溝道晶體管NT41至NT48；以及對應(yīng)于電容C1至C4的電容C41至C44。其中，n溝道晶體管NT44是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，n溝道晶體管NT46是本發(fā)明的“第1晶體管”的一例。此外，電容C43是本發(fā)明的“第1電容”及“第2電容”的一例。以下，n溝道晶體管NT41至NT48分別稱為晶體管NT41至NT48。
在此，在第1實(shí)施方式中，第4段的移位寄存器電路部54的第1電路部54a包含n溝道晶體管NT39，用以將輸出移位信號SR4的節(jié)點(diǎn)ND2的電位重置為負(fù)側(cè)電位VBB。此外，第5段的移位寄存器電路部55的第1電路部55a包含n溝道晶體管NT49，用以將輸出移位信號SR5的節(jié)點(diǎn)ND2的電位重置為負(fù)側(cè)電位VBB。以下，n溝道晶體管NT39及NT49分別稱為重置晶體管NT39及NT49。
此外，對于重置晶體管NT39的漏極供應(yīng)有正側(cè)電位VDD，同時，其源極連接于為第4段的移位寄存器電路部54的第1電路部54a的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND1。此外，于重置晶體管NT39的柵極連接有用以供應(yīng)開始信號STV的開始信號線(STV)。其中，開始信號STV是本發(fā)明的“預(yù)定的驅(qū)動信號”的一例，開始信號線(STV)是本發(fā)明的“第1驅(qū)動信號線”的一例。借此方式構(gòu)成為響應(yīng)H電平的開始信號STV而使重置晶體管NT39導(dǎo)通時，經(jīng)由重置晶體管NT39供應(yīng)有正側(cè)電位VDD，借此使第1電路部54a的節(jié)點(diǎn)ND1的電位成為正側(cè)電位VDD(H電平)。接著，構(gòu)成為由于當(dāng)?shù)?電路部54a的節(jié)點(diǎn)ND1的電位成為正側(cè)電位VDD(H電平)時，第2電路部54b的晶體管NT36為導(dǎo)通，因此，經(jīng)由晶體管NT36供應(yīng)有負(fù)側(cè)電位VBB，借此將用以輸出移位信號SR4的第2電路部54b的節(jié)點(diǎn)ND2重置為負(fù)側(cè)電位VBB。
此外，對于重置晶體管NT49的漏極供應(yīng)有正側(cè)電位VDD，同時，其源極連接于為第5段的移位寄存器電路部55的第1電路部55a的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND1。此外，于重置晶體管NT49的柵極連接有用以供應(yīng)開始信號STV的開始信號線(STV)。借此方式，在第5段的移位寄存器電路部55中，與上述第4段的移位寄存器電路部54相同地，構(gòu)成為將用以輸出移位信號SR5的第2電路部55b的節(jié)點(diǎn)ND2重置為負(fù)側(cè)電位VBB。
此外，第2段的移位寄存器電路部52的晶體管NT12及NT17、與第4段的移位寄存器電路部54的晶體管NT32及NT37，是連接于時鐘信號線(CKV2)。此外，第3段的移位寄存器電路部53的晶體管NT22及NT27、與第5段的移位寄存器電路部55的晶體管NT42及NT47，是連接于時鐘信號線(CKV1)。亦即，時鐘信號線(CKV1)與時鐘信號線(CKV2)是每隔1段交替連接。
而且，在第1實(shí)施方式中，是將1條1條的使能信號線(ENB1)與使能信號線(ENB2)交替連接于第3段以后的移位寄存器電路部53至55。其中，該使能信號線(ENB1)及(ENB2)是本發(fā)明的“第2信號線”及“第3信號線”的一例。構(gòu)成為經(jīng)由該使能信號線(ENB1)，供應(yīng)有在預(yù)定時序?qū)㈦娢挥蒐電平切換成H電平的使能信號(ENB1)，同時，經(jīng)由使能信號線(ENB2)，供應(yīng)有在與使能信號線ENB1不同的時序?qū)㈦娢挥蒐電平切換成H電平的使能信號ENB2。而在第3段的移位寄存器電路部53及第5段的移位寄存器電路部55中，分別將使能信號線(ENB1)連接于晶體管NT24及NT44的漏極。此外，在第4段的移位寄存器電路部54中，將使能信號線(ENB2)連接于晶體管NT34的漏極。
此外，掃描方向切換電路部60包含n溝道晶體管NT51至NT60。以下，n溝道晶體管NT51至NT60分別稱為晶體管NT51至NT60。該晶體管NT51至NT60全部均通過由n型MOS晶體管構(gòu)成的TFT所構(gòu)成。
此外，晶體管NT51至NT55是以此順序?qū)⒃礃O/漏極的一方與源極/漏極的另一方相互連接。此外，于晶體管NT51、NT53及NT55的柵極連接有掃描方向切換信號線(CSV)，同時，于晶體管NT52及NT54的柵極連接有反轉(zhuǎn)掃描方向切換信號線(XCSV)。亦即，于晶體管NT51至NT55的柵極，分別交替連接有掃描方向切換信號線(CSV)及反轉(zhuǎn)掃描方向切換信號線(XCSV)。
此外，晶體管NT56連接于后述的電路部91的節(jié)點(diǎn)ND6。此外，晶體管NT57至NT60是以此順序?qū)⒃礃O/漏極的一方與源極/漏極的另一方相互連接。于晶體管NT56、NT58及NT60的柵極連接有反轉(zhuǎn)掃描方向切換信號線(XCSV)，同時，于晶體管NT57及NT59的柵極連接有掃描方向切換信號線(CSV)。亦即，于晶體管NT56至NT60的柵極，分別交替連接有反轉(zhuǎn)掃描方向切換信號線(XCSV)及掃描方向切換信號線(CSV)。
其中，當(dāng)掃描方向為順向時，是以使掃描方向切換信號CSV成為H電平(VDD)的方式，且反轉(zhuǎn)掃描方向切換信號XCSV成為L電平(VBB)的方式進(jìn)行控制。因此，當(dāng)掃描方向為順向時，是以使晶體管NT51、NT53、NT55、NT57及NT59呈導(dǎo)通狀態(tài)的方式，且晶體管NT52、NT54、NT56、NT58及NT60呈不導(dǎo)通狀態(tài)的方式進(jìn)行控制。此外，當(dāng)掃描方向為逆向時，是以使掃描方向切換信號CSV成為L電平(VBB)、且反轉(zhuǎn)掃描方向切換信號XCSV成為H電平(VDD)的方式進(jìn)行控制。因此，當(dāng)掃描方向為逆向時，是以使晶體管NT51、NT53、NT55、NT57及NT59呈不導(dǎo)通狀態(tài)的方式，且晶體管NT52、NT54、NT56、NT58及NT60呈導(dǎo)通狀態(tài)的方式進(jìn)行控制。
此外，第1段的移位寄存器電路部51的晶體管NT1的柵極連接于掃描方向切換電路部60的晶體管NT51的源極/漏極的另一方(晶體管NT52的源極/漏極的一方)，同時，第1段的移位寄存器電路部51的節(jié)點(diǎn)ND3連接于掃描方向切換電路部60的晶體管NT57的源極/漏極的一方。
此外，第2段的移位寄存器電路部52的晶體管NT11的柵極連接于掃描方向切換電路部60的晶體管NT57的源極/漏極的另一方(晶體管NT58的源極/漏極的一方)，同時，第2段的移位寄存器電路部52的節(jié)點(diǎn)ND3連接于掃描方向切換電路部60的晶體管NT52的源極/漏極的另一方(晶體管NT53的源極/漏極的一方)。
此外，第3段的移位寄存器電路部53的晶體管NT21的柵極連接于掃描方向切換電路部60的晶體管NT53的源極/漏極的另一方(晶體管NT54的源極/漏極的一方)，同時，第3段的移位寄存器電路部53的節(jié)點(diǎn)ND3連接于掃描方向切換電路部60的晶體管NT58的源極/漏極的另一方(晶體管NT59的源極/漏極的一方)。
此外，第4段的移位寄存器電路部54的晶體管NT31的柵極連接于掃描方向切換電路部60的晶體管NT59的源極/漏極的另一方(晶體管NT60的源極/漏極的一方)，同時，第4段的移位寄存器電路部54的節(jié)點(diǎn)ND3連接于掃描方向切換電路部60的晶體管NT54的源極/漏極的另一方(晶體管NT55的源極/漏極的一方)。
此外，第5段的移位寄存器電路部55的晶體管NT41的柵極連接于掃描方向切換電路部60的晶體管NT55的源極/漏極的另一方，同時，第5段的移位寄存器電路部55的節(jié)點(diǎn)ND3連接于掃描方向切換電路部60的晶體管NT60的源極/漏極的另一方。
將各段的移位寄存器電路部51至55與掃描方向切換電路部60連接成如上所述，借此控制成按照掃描方向，于預(yù)定段的移位寄存器電路部的第1電路部，相對于掃描方向輸入前段的輸出信號(SR11至SR15)。但是，對于掃描方向為順向時的初段的移位寄存器電路部51的第1電路部51a輸入有開始信號STV。
此外，輸入信號切換電路部70包含柵極連接于掃描方向切換信號線(CSV)的n溝道晶體管NT61至NT70；以及柵極連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的n溝道晶體管NT71至NT80。以下，n溝道晶體管NT61至NT80分別稱為晶體管NT61至NT80。此外，構(gòu)成輸入信號切換電路部70的晶體管NT61至NT80全部均通過由n型MOS晶體管構(gòu)成的TFT所構(gòu)成。
此外，連接于掃描方向切換信號線(CSV)的n溝道晶體管與連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的n溝道晶體管相對于各段的移位寄存器電路部51至55分別配置2個。具體而言，對應(yīng)于第1段的移位寄存器電路部51，配置有柵極連接于掃描方向切換信號線(CSV)的晶體管NT61及NT62；以及柵極連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的晶體管NT71及NT72。晶體管NT61及NT71的源極/漏極的一方連接于第1段的移位寄存器電路部51的晶體管NT2的柵極。晶體管NT61的源極/漏極的另一方連接于第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2，同時，晶體管NT71的源極/漏極的另一方連接于正側(cè)電位VDD。此外，晶體管NT62及NT72的源極/漏極的一方連接于第1段的移位寄存器電路部51的晶體管NT7的柵極。晶體管NT62的源極/漏極的另一方連接于供應(yīng)有開始信號STV的掃描方向切換電路部60的晶體管NT51的源極/漏極的另一方(晶體管NT52的源極/漏極的一方)以及晶體管NT1的柵極，同時，晶體管NT72的源極/漏極的另一方連接于第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2。
此外，對應(yīng)于第2段的移位寄存器電路部52，配置有柵極連接于掃描方向切換信號線(CSV)的晶體管NT63及NT64；以及柵極連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的晶體管NT73及NT74。晶體管NT63及NT73的源極/漏極的一方連接于第2段的移位寄存器電路部52的晶體管NT12的柵極。晶體管NT63的源極/漏極的另一方連接于第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2，同時，晶體管NT73的源極/漏極的另一方連接于第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2。此外，晶體管NT64及NT74的源極/漏極的一方連接于第2段的移位寄存器電路部52的晶體管NT17的柵極。晶體管NT64的源極/漏極的另一方連接于第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2，同時，晶體管NT74的源極/漏極的另一方連接于第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2。
此外，對應(yīng)于第3段的移位寄存器電路部53，配置有柵極連接于掃描方向切換信號線(CSV)的晶體管NT65及NT66；以及柵極連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的晶體管NT75及NT76。晶體管NT65及NT75的源極/漏極的一方連接于第3段的移位寄存器電路部53的晶體管NT22的柵極。晶體管NT65的源極/漏極的另一方連接于第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2，同時，晶體管NT75的源極/漏極的另一方連接于第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2。此外，晶體管NT66及NT76的源極/漏極的一方連接于第3段的移位寄存器電路部53的晶體管NT27的柵極。晶體管NT66的源極/漏極的另一方連接于第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2，同時，晶體管NT76的源極/漏極的另一方連接于第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2。
此外，對應(yīng)于第4段的移位寄存器電路部54，配置有柵極連接于掃描方向切換信號線(CSV)的晶體管NT67及NT68；以及柵極連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的晶體管NT77及NT78。晶體管NT67及NT77的源極/漏極的一方連接于第4段的移位寄存器電路部54的晶體管NT32的柵極。晶體管NT67的源極/漏極的另一方連接于第5段的移位寄存器電路部55的節(jié)點(diǎn)ND2，同時，晶體管NT77的源極/漏極的另一方連接于第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2。此外，晶體管NT68及NT78的源極/漏極的一方連接于第4段的移位寄存器電路部54的晶體管NT37的柵極。晶體管NT68的源極/漏極的另一方連接于第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2，同時，晶體管NT78的源極/漏極的另一方連接于第5段的移位寄存器電路部55的節(jié)點(diǎn)ND2。
此外，對應(yīng)于第5段的移位寄存器電路部55，配置有柵極連接于掃描方向切換信號線(CSV)的晶體管NT69及NT70；以及柵極連接于反轉(zhuǎn)掃描方向切換信號線(XCSV)的晶體管NT79及NT80。晶體管NT69及NT79的源極/漏極的一方連接于第5段的移位寄存器電路部55的晶體管NT42的柵極。晶體管NT69的源極/漏極的另一方連接于未圖示的第6段的移位寄存器電路部的節(jié)點(diǎn)ND2，同時，晶體管NT79的源極/漏極的另一方連接于第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2。此外，晶體管NT70及NT80的源極/漏極的一方連接于第5段的移位寄存器電路部55的晶體管NT47的柵極。晶體管NT70的源極/漏極的另一方連接于第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2，同時，晶體管NT80的源極/漏極的另一方連接于未圖示的第6段的移位寄存器電路部的節(jié)點(diǎn)ND2。
通過將構(gòu)成輸入信號切換電路部70的晶體管NT61至NT80構(gòu)成如上所述，當(dāng)掃描方向為順向時，是控制成晶體管NT61至NT70呈導(dǎo)通狀態(tài)，而且，晶體管NT71至NT80呈不導(dǎo)通狀態(tài)。此外，通過將各段的移位寄存器電路部51至55與輸入信號切換電路部70連接成如上所述，而控制成按照掃描方向，于預(yù)定段的移位寄存器電路部的第1電路部，相對于掃描方向輸入下一段的移位信號(SR1至SR5)，而且，于預(yù)定段的移位寄存器電路部的第2電路部，相對于掃描方向輸入前段的移位信號(SR1至SR5)。但是，對于初段的移位寄存器電路部51的第1電路部51a輸入有開始信號STV。
此外，邏輯合成電路部81至83分別連接于假柵極線(Dummy)、第1段的柵極線(Gate1)及第2段的柵極線(Gate2)。其中，假柵極線(Dummy)為未連接于設(shè)在顯示部2的像素20(參照圖1)的柵極線。此外，邏輯合成電路部81至83分別構(gòu)成為將由所對應(yīng)的預(yù)定段的移位寄存器電路部輸出的移位信號與由該預(yù)定段的下一段的移位寄存器電路部輸出的移位信號予以邏輯合成，而將移位輸出信號輸出至各段的柵極線。此外，連接于假柵極線(Dummy)的邏輯合成電路部81包含n溝道晶體管NT81至NT84；呈二極管連接的n溝道晶體管NT85；以及電容C81。其中，n溝道晶體管NT81是本發(fā)明的“第2晶體管”的一例，n溝道晶體管NT82是本發(fā)明的“第3晶體管”的一例。以下，n溝道晶體管NT81至NT85分別稱為晶體管NT81至NT85。
此外，晶體管NT83至NT85通過電容C81而構(gòu)成有電位固定電路部81a。該電位固定電路部81a是當(dāng)由邏輯合成電路部81輸出L電平的移位輸出信號至假柵極線(Dummy)時，為了固定該移位輸出信號的L電平的電位而設(shè)。此外，構(gòu)成邏輯合成電路部81的晶體管NT81至NT85全部均是通過由n型MOS晶體管構(gòu)成的TFT所構(gòu)成。此外，晶體管NT81的漏極連接于使能信號線(ENB)，同時，源極連接于晶體管NT82的漏極。此外，晶體管NT82的源極連接于節(jié)點(diǎn)ND4(假柵極線)。晶體管NT81的柵極連接于輸出有第2段的移位寄存器電路部52的移位信號SR2的節(jié)點(diǎn)ND2，同時，晶體管NT82的柵極連接于輸出有第3段的移位寄存器電路部53的移位信號SR3的節(jié)點(diǎn)ND2。
此外，晶體管NT83的源極連接于負(fù)側(cè)電位VBB，同時，漏極連接于節(jié)點(diǎn)ND4(假柵極線)。該晶體管NT83的柵極連接于節(jié)點(diǎn)ND5。此外，晶體管NT84的源極連接于負(fù)側(cè)電位VBB，同時，漏極連接于節(jié)點(diǎn)ND5。該晶體管NT84的柵極連接于節(jié)點(diǎn)ND4(假柵極線)。此外，電容C81的一方的電極連接于負(fù)側(cè)電位VBB，同時，另一方的電極連接于節(jié)點(diǎn)ND5。此外，節(jié)點(diǎn)ND5經(jīng)由晶體管NT85而連接于反轉(zhuǎn)使能信號線(XENB)。
此外，連接于第1段的柵極線(Gate1)的邏輯合成電路部82具有與連接于假柵極線(Dummy)的邏輯合成電路部81相同的電路構(gòu)成。具體而言，連接于第1段的柵極線(Gate1)的邏輯合成電路部82包含對應(yīng)于連接于假柵極線(Dummy)的邏輯合成電路部81的晶體管NT81至NT85及電容C81的n溝道晶體管NT91至NT95及電容C91。其中，n溝道晶體管NT91是本發(fā)明的“第2晶體管”的一例，n溝道晶體管NT92是本發(fā)明的“第3晶體管”的一例。以下，n溝道晶體管NT91至NT95分別稱為晶體管NT91至NT95。此外，對應(yīng)于連接于假柵極線(Dummy)的邏輯合成電路部81的電位固定電路部81a的電位固定電路部82a是由晶體管NT93至NT95及電容C91所構(gòu)成。
其中，于連接于第1段的柵極線(Gate1)的邏輯合成電路部82中，晶體管NT91的柵極連接于輸出有第3段的移位寄存器電路部53的移位信號SR3的節(jié)點(diǎn)ND2，同時，晶體管NT92的柵極連接于輸出有第4段的移位寄存器電路部54的移位信號SR4的節(jié)點(diǎn)ND2。此外，節(jié)點(diǎn)ND5經(jīng)由晶體管NT95而連接于反轉(zhuǎn)使能信號線(XENB)。
此外，連接于第2段的柵極線(Gate2)的邏輯合成電路部83具有與連接于假柵極線(Dummy)的邏輯合成電路部81相同的電路構(gòu)成。具體而言，連接于第2段的柵極線(Gate2)的邏輯合成電路部83包含對應(yīng)于連接于假柵極線(Dummy)的邏輯合成電路部81的晶體管NT81至NT85及電容C81的n溝道晶體管NT101至NT105及電容C101。其中，n溝道晶體管NT101是本發(fā)明的“第2晶體管”的一例，n溝道晶體管NT102是本發(fā)明的“第3晶體管”的一例。以下，n溝道晶體管NT101至NT105分別稱為晶體管NT101至NT105。此外，對應(yīng)于連接于假柵極線(Dummy)的邏輯合成電路部81的電位固定電路部81a的電位固定電路部83a是由晶體管NT103至NT105及電容C101所構(gòu)成。
其中，于連接于第2段的柵極線(Gate2)的邏輯合成電路部83中，晶體管NT101的柵極連接于輸出有第4段的移位寄存器電路部54的移位信號SR4的節(jié)點(diǎn)ND2，同時，晶體管NT102的柵極連接于輸出有第5段的移位寄存器電路部55的移位信號SR5的節(jié)點(diǎn)ND2。此外，節(jié)點(diǎn)ND5經(jīng)由晶體管NT105而連接于反轉(zhuǎn)使能信號線(XENB)。
此外，電路部91包含n溝道晶體管NT111至NT113；呈二極管連接的n溝道晶體管NT114；以及電容C111。以下，n溝道晶體管NT111至NT114分別稱為晶體管NT111至NT114。構(gòu)成電路部91的晶體管NT111至NT114全部均是通過由n型MOS晶體管構(gòu)成的TFT所構(gòu)成。
接著，晶體管NT111的漏極連接于使能信號線(ENB)，同時，源極連接于節(jié)點(diǎn)ND6。該晶體管NT111的柵極連接于第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2。晶體管NT112的源極連接于負(fù)側(cè)電位VBB，同時，漏極連接于節(jié)點(diǎn)ND6。該晶體管NT112的柵極連接于節(jié)點(diǎn)ND7。晶體管NT113的源極連接于負(fù)側(cè)電位VBB，同時，漏極連接于節(jié)點(diǎn)ND7。該晶體管NT113的柵極連接于節(jié)點(diǎn)ND6。電容C111的一方的電極連接于負(fù)側(cè)電位VBB，同時，另一方的電極連接于節(jié)點(diǎn)ND7。此外，節(jié)點(diǎn)ND6連接于掃描方向切換電路部60的晶體管NT56的源極/漏極的另一方。此外，節(jié)點(diǎn)ND7經(jīng)由晶體管NT114而連接于反轉(zhuǎn)使能信號線(XENB)。
接著，參照圖1至圖3，就第1實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作加以說明。
首先，沿著圖2中的順向，就時序發(fā)生移位的移位輸出信號依序輸出至各段的柵極線的情形(順向掃描的情形)加以說明。首先，通過接通電源，將正側(cè)電位VDD及負(fù)側(cè)電位VBB供應(yīng)至V驅(qū)動器5的各段的移位寄存器電路部。然后，當(dāng)為順向掃描時，將掃描方向切換信號CSV保持在H電平，同時，將反轉(zhuǎn)掃描方向切換信號XCSV保持在L電平。借此方式，當(dāng)進(jìn)行順向掃描時，將掃描方向切換信號CSV輸入至柵極的晶體管NT51、NT53、NT55、NT57、NT59及NT61至NT70保持在導(dǎo)通狀態(tài)。此外，將反轉(zhuǎn)掃描方向切換信號XCSV輸入至柵極的晶體管NT52、NT54、NT56、NT58、NT60及NT71至NT80保持在不導(dǎo)通狀態(tài)。然后，在初始狀態(tài)下，各段的移位寄存器電路部51至55的節(jié)點(diǎn)ND1至ND3的電位形成正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位。借此方式，在初始狀態(tài)下，由各段的移位寄存器電路部51至55輸出的移位信號SR1至SR5與輸出信號SR11至SR15形成正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位。在該狀態(tài)下，如圖3所示，使開始信號STV上升至H電平。
借此方式，在第1實(shí)施方式中，將H電平的開始信號STV輸入至第4段的移位寄存器電路部54的第1電路部54a的重置晶體管NT39的柵極。因此，由于重置晶體管NT39為導(dǎo)通，因此，經(jīng)由重置晶體管NT39而將正側(cè)電位VDD供應(yīng)至第4段的移位寄存器電路部54的第1電路部54a的節(jié)點(diǎn)ND1。借此方式，在初始狀態(tài)下，為正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位的第1電路部54a的節(jié)點(diǎn)ND1的電位被重置為正側(cè)電位VDD(H電平)。因此，分別對于連接于第1電路部54a的節(jié)點(diǎn)ND1的第2電路部54b的晶體管NT36及NT35的柵極施加正側(cè)電位VDD(H電平)。借此方式，由于晶體管NT36及NT35為導(dǎo)通，因此經(jīng)由晶體管NT36及NT35而分別將負(fù)側(cè)電位VBB供應(yīng)至第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2及ND3。
因此，在初始狀態(tài)下，為正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位的第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2及ND3的電位，是在開始信號STV為H電平的期間被重置為負(fù)側(cè)電位VBB。借此方式，分別由第4段的移位寄存器電路部54的節(jié)點(diǎn)ND2及ND3輸出的移位信號SR4及輸出信號SR14共同被重置為負(fù)側(cè)電位VBB(L電平)。
然后，由于L電平的移位信號SR4被輸入至邏輯合成電路部82的晶體管NT92的柵極以及邏輯合成電路部83的晶體管NT101的柵極，因此，該等晶體管NT92及NT101固定在不導(dǎo)通狀態(tài)。此外，L電平的移位信號SR4經(jīng)由輸入信號切換電路部70呈導(dǎo)通狀態(tài)的晶體管NT65，而被輸入至第3段的移位寄存器電路部53的晶體管NT22的柵極。借此方式，第3段的移位寄存器電路部53的晶體管NT22固定在不導(dǎo)通狀態(tài)。此外，L電平的移位信號SR4經(jīng)由輸入信號切換電路部70呈導(dǎo)通狀態(tài)的晶體管NT70，而被輸入至第5段的移位寄存器電路部55的晶體管NT47的柵極。借此方式，第5段的移位寄存器電路部55的晶體管NT47固定在不導(dǎo)通狀態(tài)。
此外，由第4段的移位寄存器電路部54的節(jié)點(diǎn)ND3輸出的L電平的輸出信號SR14經(jīng)由掃描方向切換電路部60呈導(dǎo)通狀態(tài)的晶體管NT55，而被輸入至第5段的移位寄存器電路部55的晶體管NT41的柵極。借此方式，第5段的移位寄存器電路部55的晶體管NT41固定在不導(dǎo)通狀態(tài)。
此外，在第5段的移位寄存器電路部55中，通過將H電平的開始信號STV輸入至第1電路部55a的重置晶體管NT49的柵極，而與上述第4段的移位寄存器電路部54相同地，將節(jié)點(diǎn)ND1的電位重置為正側(cè)電位VDD(H電平)，同時，將節(jié)點(diǎn)ND2及ND3的電位重置為負(fù)側(cè)電位VBB(L電平)。由此，分別由第5段的移位寄存器電路部55的節(jié)點(diǎn)ND2及ND3輸出的移位信號SR5及輸出信號SR15亦被重置為負(fù)側(cè)電位VBB(L電平)。然后，該L電平的移位信號SR5被輸入至邏輯合成電路部83的晶體管NT102的柵極以及對應(yīng)于邏輯合成電路部83的晶體管NT101的邏輯合成電路部83的下一段邏輯合成電路部的n溝道晶體管的柵極。借此方式，該等晶體管固定在不導(dǎo)通狀態(tài)。此外，L電平的移位信號SR5經(jīng)由輸入信號切換電路部70呈導(dǎo)通狀態(tài)的晶體管NT67，而被輸入至第4段的移位寄存器電路部54的晶體管NT32的柵極。借此方式，晶體管NT32固定在不導(dǎo)通狀態(tài)。
如上所述，在開始信號STV成為H電平的期間，于第4段以后的所有移位寄存器電路部中，將節(jié)點(diǎn)ND1的電位與節(jié)點(diǎn)ND2及ND3的電位一次重置為正側(cè)電位VDD與負(fù)側(cè)電位VBB。然后，由此，分別由第4段以后的移位寄存器電路部輸出的移位信號或輸出信號被重置為負(fù)側(cè)電位VBB(L電平)。借此方式，將該L電平的移位信號及輸出信號輸入至柵極的各段移位寄存器電路部的晶體管與進(jìn)行各段邏輯合成電路部的邏輯合成的晶體管固定在不導(dǎo)通狀態(tài)。
此外，H電平的開始信號STV經(jīng)由掃描方向切換電路部60呈導(dǎo)通狀態(tài)的晶體管NT51，而被輸入至第1段的移位寄存器電路部51的晶體管NT1的柵極。因此，晶體管NT1呈導(dǎo)通狀態(tài)。之后，輸入至晶體管NT2的漏極的時鐘信號CKV1上升至H電平。
此時，經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT61，將由第2段的移位寄存器電路部52輸出的移位信號SR2輸入至第1段的移位寄存器電路部51的晶體管NT2的柵極。其中，此時輸入至晶體管NT2的柵極的移位信號SR2雖為正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位，但為可使晶體管NT2不導(dǎo)通的電位。借此方式，晶體管NT2呈不導(dǎo)通狀態(tài)。
此外，由于第1段的移位寄存器電路部51的晶體管NT1呈導(dǎo)通狀態(tài)、晶體管NT2呈不導(dǎo)通狀態(tài)，因此，經(jīng)由晶體管NT1由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，借此使節(jié)點(diǎn)ND1的電位下降至L電平。借此方式，柵極連接于第1段的移位寄存器電路部51的節(jié)點(diǎn)ND1的晶體管NT5及NT6呈不導(dǎo)通狀態(tài)。此外，H電平的開始信號STV經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT51及NT62，而被輸入至第1段的移位寄存器電路部51的晶體管NT7的柵極。借此方式，晶體管NT7呈導(dǎo)通狀態(tài)。然后，輸入至晶體管NT7的漏極的時鐘信號CKV1的電位上升至H電平。
此時，即使晶體管NT7呈導(dǎo)通狀態(tài)，由于晶體管NT6呈導(dǎo)通狀態(tài)，因此貫通電流并不會經(jīng)由晶體管NT7、NT8及NT6而在時鐘信號線(CKV1)與負(fù)側(cè)電位VBB之間流通。此外，通過經(jīng)由晶體管NT7與呈二極管連接的晶體管NT8輸入H電平的時鐘信號CKV1，使第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2的電位上升至H電平。借此方式，晶體管NT4呈導(dǎo)通狀態(tài)。然后，將H電平(VDD)的電位由正側(cè)電位VDD經(jīng)由晶體管NT4供應(yīng)至節(jié)點(diǎn)ND3。
此時，即使晶體管NT4呈導(dǎo)通狀態(tài)，由于晶體管NT5呈導(dǎo)通狀態(tài)，因此貫通電流并不會經(jīng)由晶體管NT4及NT5而在正側(cè)電位VDD與負(fù)側(cè)電位VBB之間流通。然后，將H電平(VDD)的電位由正側(cè)電位VDD經(jīng)由晶體管NT4供應(yīng)至節(jié)點(diǎn)ND3，借此使第1段的移位寄存器電路部51的節(jié)點(diǎn)ND3的電位上升至VDD側(cè)。此時，為通過電容C3來維持晶體管NT4的柵極-源極間電壓，第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2的電位伴隨著節(jié)點(diǎn)ND3的電位的上升而激活(boot)而借此上升。借此方式，節(jié)點(diǎn)ND2的電位上升至比VDD還高晶體管NT4的臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位。結(jié)果由第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2，輸出具有VDD+Vt以上的電位(VDD+Vα)的H電平的移位信號SR1。此外，同時由第1段的移位寄存器電路部51的節(jié)點(diǎn)ND3，輸出H電平(VDD)的輸出信號SR11。
然后，第1段的移位寄存器電路部51的H電平(VDD)的輸出信號SR11經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT57而被輸入至第2段的移位寄存器電路部52的晶體管NT11的柵極。借此方式，晶體管NT11呈導(dǎo)通狀態(tài)。然后，第1段的移位寄存器電路部5 1的H電平(VDD+Vα)的移位信號SR1被輸入至呈導(dǎo)通狀態(tài)的晶體管NT64的漏極。此時，晶體管NT64的柵極電壓與掃描方向切換信號CSV的電位(VDD)相等，因此，連接于晶體管NT64的源極的晶體管NT17的柵極電壓被充電至(VDD-Vt)。借此方式，晶體管NT17呈導(dǎo)通狀態(tài)。
此外，經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT63，將由第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2輸出的移位信號SR3輸入至第2段的移位寄存器電路部52的晶體管NT12的柵極。其中，此時輸入至晶體管NT12的柵極的移位信號SR3雖為正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位，但為可使晶體管NT12不導(dǎo)通的電位。借此方式，晶體管NT12呈不導(dǎo)通狀態(tài)。
之后，輸入至第2段移位寄存器電路部52的晶體管NT17的漏極的時鐘信號CKV2的電位由L電平(VBB)上升至H電平(VDD)。借此方式，在晶體管NT17中，通過電容C14的功能，一面保持柵極-源極間電壓，一面使柵極電位由VDD-Vt上升VDD與VBB的電位差份。因此，第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2的電位上升至H電平(VDD)的電位，而非降低晶體管NT17的臨限值電壓(Vt)份。之后，與上述第1段的移位寄存器電路部51的動作相同地，由第2段的移位寄存器電路部52的節(jié)點(diǎn)ND2，輸出具有VDD+Vt以上的電位(VDD+Vα)的H電平的移位信號SR2。此外，同時由第2段的移位寄存器電路部52的節(jié)點(diǎn)ND3，輸出H電平(VDD)的輸出信號SR12。
然后，第2段的移位寄存器電路部52的H電平(VDD+Vα＞VDD+Vt)的移位信號SR2，被輸入至連接于假柵極線的邏輯合成電路部81的晶體管NT81的柵極。此外，H電平(VDD+Vα＞VDD+Vt)的移位信號SR2被輸入至通過將VDD的掃描方向切換信號CSV輸入至柵極而呈導(dǎo)通的晶體管NT61及NT66的漏極。借此方式，晶體管NT61及NT66的源極電位成為(VDD-Vt)，因此對于第1段的移位寄存器電路部51的晶體管NT2的柵極與第3段的移位寄存器電路部53的晶體管NT27的柵極輸入有(VDD-Vt)的電位。此外，H電平(VDD)的輸出信號SR12經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT53而被輸入至第3段的移位寄存器電路部53的晶體管NT21的柵極。
然后，連接于假柵極線的邏輯合成電路部81的晶體管NT81通過將H電平(VDD+Vα)的移位信號SR2輸入至柵極，而呈導(dǎo)通狀態(tài)。此時，晶體管NT83保持在導(dǎo)通狀態(tài)，因此，經(jīng)由晶體管NT83而將負(fù)側(cè)電位VBB供應(yīng)至節(jié)點(diǎn)ND4。此外，此時，對于晶體管NT82的柵極是由第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2輸入有正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位的移位信號SR3。借此方式，晶體管NT82有形成意料之外的導(dǎo)通狀態(tài)的情形。
當(dāng)晶體管NT82形成意料之外的導(dǎo)通狀態(tài)時，是通過經(jīng)由晶體管NT81及NT82所供應(yīng)的使能信號ENB，使節(jié)點(diǎn)ND4的電位上升至比VBB還高的電位。借此方式，會有由邏輯合成電路部81的節(jié)點(diǎn)ND4，在意料之外的時序?qū)㈦娢槐萔BB還高的移位輸出信號Dummy輸出至假柵極線的情形。其中，即使如上所述在意料之外的時序?qū)㈦娢槐萔BB還高的移位輸出信號Dummy輸出至假柵極線，由于假柵極線并未連接于像素20(參照圖1)，因此幾乎不會對于影像顯示造成影響。
此外，由晶體管NT61將(VDD-Vt)的電位輸入至柵極，借此使第1段的移位寄存器電路部51的晶體管NT2呈導(dǎo)通狀態(tài)。然后輸入至晶體管NT2及NT7的漏極的時鐘信號CKV1的電位降低至L電平。此時，第1段的移位寄存器電路部51的節(jié)點(diǎn)ND1的電位保持在L電平。借此方式，第1段的移位寄存器電路部51的晶體管NT5及NT6保持在不導(dǎo)通狀態(tài)。
此外，由于時鐘信號CKV1降低至L電平，晶體管NT8的柵極電壓降低至L電平，因此，晶體管NT8呈不導(dǎo)通狀態(tài)。借此方式，由于第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2的電位保持在H電平(VDD+Vα)，因此，由第1段的移位寄存器電路部51持續(xù)輸出H電平(VDD+Vα)的移位信號SR1。此外，通過將第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2的電位保持在H電平(VDD+Vα)，使晶體管NT4保持在導(dǎo)通狀態(tài)，因此，由第1段的移位寄存器電路部51的節(jié)點(diǎn)ND3持續(xù)輸出H電平(VDD)的輸出信號SR11。
此外，由晶體管NT66將(VDD-Vt)的電位輸入至柵極，借此使第3段的移位寄存器電路部53的晶體管NT27呈導(dǎo)通狀態(tài)。此外，晶體管NT21通過將H電平(VDD)的輸出信號SR12輸入至柵極而呈導(dǎo)通狀態(tài)。此時，第3段的移位寄存器電路部53的晶體管NT22固定在不導(dǎo)通狀態(tài)。然后，由于晶體管NT21導(dǎo)通而經(jīng)由晶體管NT21供應(yīng)有負(fù)側(cè)電位VBB，借此使第3段的移位寄存器電路部53的節(jié)點(diǎn)ND1的電位固定在負(fù)側(cè)電位VBB(L電平)。借此方式，晶體管NT25及NT26呈不導(dǎo)通狀態(tài)。
此時，由于由時鐘信號線(CKV1)經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT27供應(yīng)至晶體管NT28的柵極的時鐘信號CKV1是由H電平(VDD)下降至L電平(VBB)，因此，晶體管NT28呈不導(dǎo)通狀態(tài)。借此方式，第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2的電位保持在正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位。因此，由第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2，持續(xù)輸出正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位的移位信號SR3。此外，此時，使第3段的移位寄存器電路部53的節(jié)點(diǎn)ND3的電位亦保持在正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位，借此由第3段的移位寄存器電路部53的節(jié)點(diǎn)ND3，持續(xù)輸出正側(cè)電位VDD與負(fù)側(cè)電位VBB之間的不穩(wěn)定電位的輸出信號SR13。
然后，開始信號STV的電位下降至L電平。借此方式，第1段的移位寄存器電路部51的晶體管NT1呈不導(dǎo)通狀態(tài)。因此，第1段的移位寄存器電路部51的節(jié)點(diǎn)ND1的電位保持在L電平，因此，晶體管NT5及NT6保持在不導(dǎo)通狀態(tài)。此外，由于開始信號STV的電位下降至L電平，開始信號STV經(jīng)由晶體管NT51及NT62而被輸入至柵極的晶體管NT7亦呈不導(dǎo)通狀態(tài)。借此方式，第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2的電位保持在H電平(VDD+Vα)，同時，節(jié)點(diǎn)ND3的電位保持在H電平(VDD)。因此，由第1段的移位寄存器電路部51持續(xù)輸出H電平(VDD+Vα)的移位信號SR1與H電平(VDD)的輸出信號SR11。
此外，由于下降至L電平的開始信號STV亦輸入至與第4段移位寄存器電路部54的重置晶體管NT39、第5段移位寄存器電路部55的重置晶體管NT49及未圖示的第6段以后的移位寄存器電路部的上述重置晶體管NT39及NT49相對應(yīng)的n溝道晶體管的柵極，因此該等晶體管呈導(dǎo)通。借此方式，于第4段以后的移位寄存器電路部中，節(jié)點(diǎn)ND1一面保持H電平的電位，一面形成浮動(floating)狀態(tài)，同時，節(jié)點(diǎn)ND2及ND3的電位保持在L電平。因此，由第4段以后的移位寄存器電路部的節(jié)點(diǎn)ND2輸出的移位信號與由節(jié)點(diǎn)ND3輸出的輸出信號一同保持在L電平。
之后，輸入至第3段移位寄存器電路部53的晶體管NT27的漏極的時鐘信號CKV1上升至H電平。借此方式，由于第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2的電位上升至H電平(VDD)，因此移位信號SR3的電位上升至H電平。此外，柵極連接于第3段移位寄存器電路部53的節(jié)點(diǎn)ND2的晶體管NT24呈導(dǎo)通狀態(tài)。此時，由于將L電平的使能信號ENB1供應(yīng)至晶體管NT24的漏極，因此晶體管NT24的源極電位(節(jié)點(diǎn)ND3的電位)保持在L電平。
之后，在第1實(shí)施方式中，使能信號ENB1的電位由L電平上升至H電平。借此方式，由于第3段移位寄存器電路部53的節(jié)點(diǎn)ND3的電位上升至H電平(VDD)，因此輸出信號SR13的電位亦上升至H電平(VDD)。其中，此時，為了通過電容C23來維持晶體管NT24的柵極-源極間電壓，第3段移位寄存器電路部53的節(jié)點(diǎn)ND2的電位伴隨著節(jié)點(diǎn)ND3的電位的上升而激活，而借此由VDD更加上升。借此方式，第3段移位寄存器電路部53的節(jié)點(diǎn)ND2的電位上升至比VDD還高臨限值電壓(Vt)以上的預(yù)定電壓(Vβ)份的電位(VDD+Vβ＞VDD+Vt)。其中，此時的節(jié)點(diǎn)ND2的電位(VDD+Vβ)為比上述第1段移位寄存器電路部51及第2段移位寄存器電路部52中的上升后的節(jié)點(diǎn)ND2的電位(VDD+Vα)還要更高的電位。接著，由第3段的移位寄存器電路部53的節(jié)點(diǎn)ND2輸出具有VDD+Vt以上的電位(VDD+Vβ)的H電平的移位信號SR3。
接著，H電平(VDD+Vβ＞VDD+Vt)的移位信號SR3被輸入至連接于假柵極線的邏輯合成電路部8 1的晶體管NT82的柵極及連接于第1段的柵極線的邏輯合成電路部82的晶體管NT91的柵極。而且，H電平(VDD+Vβ＞VDD+Vt)的移位信號SR3被輸入至呈導(dǎo)通狀態(tài)的晶體管NT63的漏極，同時，被輸入至呈導(dǎo)通狀態(tài)的晶體管NT68的漏極。此外，H電平(VDD)的輸出信號SR13經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT59而被輸入至第4段移位寄存器電路部54的晶體管NT31的柵極。
此時，在第1實(shí)施方式中，于連接于假柵極線的邏輯合成電路部81中，分別輸入至晶體管NT81及NT82的柵極的移位信號SR2與移位信號SR3雙方均成為H電平，因此，晶體管NT81及晶體管NT82雙方均呈導(dǎo)通狀態(tài)。借此方式，由使能信號線(ENB)經(jīng)由晶體管NT81及NT82將使能信號ENB供應(yīng)至節(jié)點(diǎn)ND4。該使能信號ENB在移位信號SR1及SR2雙方均為H電平的時間點(diǎn)為L電平，在其稍微之后的期間后，電位即由L電平切換至H電平。借此方式，由于連接于假柵極線的邏輯合成電路部81的節(jié)點(diǎn)ND4的電位由L電平上升至H電平，因此，由邏輯合成電路部81將H電平的移位輸出信號Dummy輸出至假柵極線。亦即，在使能信號ENB為L電平的期間，移位輸出信號Dummy的電位被強(qiáng)制性地保持在第2電位，同時，隨著使能信號ENB的電位由L電平上升至H電平，而上升至H電平。
其中，此時，隨著連接于假柵極線的邏輯合成電路部81的節(jié)點(diǎn)ND4的電位(移位輸出信號Dummy的電位)上升至H電平，柵極連接于節(jié)點(diǎn)ND4的晶體管NT84呈導(dǎo)通狀態(tài)。借此方式，由于經(jīng)由晶體管NT84由負(fù)側(cè)電位VBB將L電平的電位供應(yīng)至晶體管NT83的柵極，因此，晶體管NT83呈不導(dǎo)通狀態(tài)。因此，在晶體管NT81及NT82雙方均呈導(dǎo)通狀態(tài)的情形時，晶體管NT83亦呈不導(dǎo)通狀態(tài)，因此，可抑制貫通電流經(jīng)由晶體管NT81、NT82及NT83，而在使能信號線(ENB)與負(fù)側(cè)電位VBB之間流通。
此外，在第1實(shí)施方式中，對于晶體管NT81及NT82的柵極分別輸入有比VDD還高臨限值電壓(Vt)以上的預(yù)定電壓(Vα或Vβ)份的電位(VDD+Vα或VDD+Vβ)的H電平移位信號SR2及SR3。借此方式，當(dāng)將具有VDD電位的H電平的使能信號ENB供應(yīng)至晶體管NT81的漏極時，可抑制在連接于假柵極線的邏輯合成電路部81的節(jié)點(diǎn)ND4所出現(xiàn)的電位，由VDD下降晶體管NT81及NT82的臨限值電壓(Vt)份。因此，可抑制由邏輯合成電路部81輸出至假柵極線的移位輸出信號Dummy的電位由H電平下降。
此外，在連接于第1段的柵極線的邏輯合成電路部82中，通過將第3段移位寄存器電路部53的H電平(VDD+Vβ)的移位信號SR3輸入至晶體管NT91的柵極，而使晶體管NT91呈導(dǎo)通。此時，由于晶體管NT92固定在不導(dǎo)通狀態(tài)，因此，并不會由使能信號線(ENB)經(jīng)由晶體管NT91及NT92將使能信號ENB供應(yīng)至節(jié)點(diǎn)ND4。
其中，在該時間點(diǎn)之前的反轉(zhuǎn)使能信號XENB為H電平的期間，柵極連接于反轉(zhuǎn)使能信號線(XENB)的晶體管NT95呈導(dǎo)通。借此方式，經(jīng)由晶體管NT95而將H電平的反轉(zhuǎn)使能信號XENB供應(yīng)至邏輯合成電路部82的節(jié)點(diǎn)ND5。因此，柵極連接于節(jié)點(diǎn)ND5的晶體管NT93呈導(dǎo)通，同時使電容C91充電。借此方式，經(jīng)由晶體管NT93而將負(fù)側(cè)電位VBB(L電平)供應(yīng)至邏輯合成電路部82的節(jié)點(diǎn)ND4。因此，由邏輯合成電路部82將L電平的移位輸出信號Gate1輸出至第1段的柵極線。其中，此時，由于邏輯合成電路部82的節(jié)點(diǎn)ND4的電位成為L電平，而使柵極連接于該節(jié)點(diǎn)ND4的晶體管NT94呈不導(dǎo)通狀態(tài)。借此方式，邏輯合成電路部82的節(jié)點(diǎn)ND5的電位保持在H電平。
然后，當(dāng)反轉(zhuǎn)使能信號XENB的電位由H電平切換至L電平時，晶體管NT95呈不導(dǎo)通，因此L電平的反轉(zhuǎn)使能信號XENB并不會經(jīng)由晶體管NT95而供應(yīng)至節(jié)點(diǎn)ND5。借此方式，晶體管NT93保持在導(dǎo)通狀態(tài)，因此，經(jīng)由晶體管NT93，持續(xù)供應(yīng)負(fù)側(cè)電位VBB至節(jié)點(diǎn)ND4。因此，除了反轉(zhuǎn)使能信號XENB為H電平的期間之外，在反轉(zhuǎn)使能信號XENB為L電平的期間亦由邏輯合成電路部82的節(jié)點(diǎn)ND4輸出L電平的移位輸出信號Gate1至第1段的柵極線。
此外，H電平(VDD+Vβ＞VDD+Vt)的移位信號SR3被輸入至通過將VDD的掃描方向切換信號CSV輸入至柵極而呈導(dǎo)通的晶體管NT63的漏極，借此使晶體管NT63的源極電位成為(VDD-Vt)。借此方式，對于第2段的移位寄存器電路部52的晶體管NT12的柵極輸入有(VDD-Vt)的電位。因此，晶體管NT12呈導(dǎo)通狀態(tài)。此時，時鐘信號CKV2的電位為L電平。借此方式，第2段的移位寄存器電路部52的節(jié)點(diǎn)ND1的電位保持在L電平，因此，晶體管NT15及NT16保持在不導(dǎo)通狀態(tài)。此外，此時，晶體管NT18的柵極電位通過時鐘信號CKV2而成為L電平，因此，晶體管NT18呈不導(dǎo)通。因此，節(jié)點(diǎn)ND2的電位保持在H電平(VDD+Vα)。借此方式，由第2段的移位寄存器電路部52持續(xù)輸出H電平(VDD+Vα)的移位信號SR2。此外，將晶體管NT15保持在不導(dǎo)通狀態(tài)，借此將第2段的移位寄存器電路部52的節(jié)點(diǎn)ND3的電位保持在H電平(VDD)。借此方式，由第2段的移位寄存器電路部52持續(xù)輸出H電平(VDD)的輸出信號SR12。
此外，在第1段的移位寄存器電路部51中，由將H電平(VDD+Vα)的移位信號SR2輸入至漏極的晶體管NT61，持續(xù)將(VDD-Vt)的電位輸入至柵極，借此使晶體管NT2保持在導(dǎo)通狀態(tài)。在該狀態(tài)下，時鐘信號CKV1由L電平(VBB)上升至H電平(VDD)，因此，使晶體管NT2的源極電位上升。此時，在晶體管NT2中，通過電容C2而一面保持柵極-源極間電壓，一面使柵極電位由(VDD-Vt)上升VDD與VBB的電位差份。借此方式，第1段的移位寄存器電路部51的節(jié)點(diǎn)ND1的電位(晶體管NT2的源極電位)上升至H電平(VDD)的電位，而非降低晶體管NT2的臨限值電壓(Vt)份。
然后，由于第1段的移位寄存器電路部51的節(jié)點(diǎn)ND1的電位上升至H電平，晶體管NT5及NT6呈導(dǎo)通狀態(tài)。此時，由于晶體管NT7為不導(dǎo)通狀態(tài)，因此，經(jīng)由晶體管NT6由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，借此使第1段的移位寄存器電路部51的節(jié)點(diǎn)ND2的電位下降至L電平。借此方式，由第1段的移位寄存器電路部51輸出的移位信號SR1的電位下降至L電平。此外，由于節(jié)點(diǎn)ND2的電位下降至L電平，晶體管NT4呈不導(dǎo)通狀態(tài)。借此方式，經(jīng)由晶體管NT5由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，借此使第1段的移位寄存器電路部51的節(jié)點(diǎn)ND3的電位下降至L電平。因此，由第1段的移位寄存器電路部51輸出的輸出信號SR11的電位下降至L電平。此外，在第1段的移位寄存器電路部51的節(jié)點(diǎn)ND1的電位上升至H電平時，使電容C1充電。借此方式，接著在晶體管NT1呈導(dǎo)通狀態(tài)，且經(jīng)由晶體管NT1由負(fù)側(cè)電位VBB供應(yīng)L電平的電位為止，使節(jié)點(diǎn)ND1的電位保持在H電平。因此，接著在晶體管NT1呈導(dǎo)通狀態(tài)為止，使晶體管NT5及NT6保持在導(dǎo)通狀態(tài)，因此，移位信號SR1及輸出信號SR11的電位保持在L電平。
然后，使能信號ENB的電位由H電平下降至L電平。借此方式，在連接于假柵極線的邏輯合成電路部81中，通過經(jīng)由晶體管NT81及NT82供應(yīng)L電平的電位，而使節(jié)點(diǎn)ND4的電位下降至L電平。因此，由邏輯合成電路部81輸出至假柵極線的移位輸出信號Dummy的電位下降至L電平。此外，在使能信號ENB由H電平下降至L電平的同時，反轉(zhuǎn)使能信號XENB由L電平上升至H電平。借此方式，H電平的反轉(zhuǎn)使能信號XENB經(jīng)由連接于假柵極線的邏輯合成電路部81的呈二極管連接的晶體管NT85，而被輸入至晶體管NT83的柵極。借此方式，晶體管NT83呈導(dǎo)通狀態(tài)。因此，通過經(jīng)由晶體管NT83由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，使連接于假柵極線的邏輯合成電路部81的節(jié)點(diǎn)ND4的電位固定在L電平。借此方式，由邏輯合成電路部81輸出至假柵極線的移位輸出信號Dummy的電位固定在L電平。
此外，在H電平的反轉(zhuǎn)使能信號XENB被輸入至晶體管NT83的柵極時，使電容C81充電。借此方式，接著，在晶體管NT84呈導(dǎo)通狀態(tài)而由負(fù)側(cè)電位VBB經(jīng)由晶體管NT84供應(yīng)L電平的電位為止，節(jié)點(diǎn)ND5的電位(晶體管NT83的柵極電位)保持在H電平。因此，接著在晶體管NT84呈導(dǎo)通狀態(tài)為止，晶體管NT83保持在導(dǎo)通狀態(tài)，因此，由邏輯合成電路部81輸出至假柵極線的移位輸出信號Dummy的電位在固定在L電平的狀態(tài)下予以保持。
此外，由于時鐘信號CKV2上升至H電平，于第2段的移位寄存器電路部52中，經(jīng)由呈導(dǎo)通狀態(tài)的晶體管NT12而將H電平的時鐘信號CKV2供應(yīng)至節(jié)點(diǎn)ND1。借此方式，柵極連接于節(jié)點(diǎn)ND1的晶體管NT15及NT16呈導(dǎo)通狀態(tài)。因此，經(jīng)由晶體管NT16而由負(fù)側(cè)電位VBB供應(yīng)L電平的電位至節(jié)點(diǎn)ND2。借此方式，由第2段移位寄存器電路部52的節(jié)點(diǎn)ND2輸出的移位信號SR2的電位下降至L電平。此外，由于節(jié)點(diǎn)ND2下降至L電平，而使晶體管NT14呈不導(dǎo)通。借此方式，通過經(jīng)由晶體管NT15而由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，而使節(jié)點(diǎn)ND3的電位下降至L電平。借此方式，由第2段移位寄存器電路部52的節(jié)點(diǎn)ND3輸出的輸出信號SR12的電位下降至L電平。
此外，在第4段的移位寄存器電路部54中，由將H電平(VDD+Vβ)的移位信號SR3輸入至漏極的晶體管NT68，將(VDD-Vt)的電位輸入至晶體管NT37的柵極。此外，將H電平(VDD)的輸出信號SR13輸入至晶體管NT31的柵極。此外，晶體管NT32固定在不導(dǎo)通狀態(tài)。在該狀態(tài)下，在輸入至晶體管NT37的漏極的時鐘信號CKV2的電位上升至H電平(VDD)之后，輸入至晶體管NT34的漏極的使能信號ENB2的電位由L電平(VBB)上升至H電平(VDD)。借此方式，與上述的第3段移位寄存器電路部53的動作相同地，由第4段移位寄存器電路部54輸出具有VDD+Vt以上的電位(VDD+Vβ)的H電平移位信號SR4與H電平(VDD)輸出信號SR14。
然后，在連接于第1段的假柵極線的邏輯合成電路部82中，將H電平(VDD+Vβ)的移位信號SR3輸入至晶體管NT91的柵極，同時，將H電平(VDD+Vβ)的移位信號SR4輸入至晶體管NT92的柵極。借此方式，由于晶體管NT91與晶體管NT92雙方均呈導(dǎo)通狀態(tài)，因此，由使能信號線經(jīng)由晶體管NT91及NT92而將使能信號ENB供應(yīng)至節(jié)點(diǎn)ND4。在由于移位信號SR3及SR4雙方均成為H電平而使晶體管NT91及NT92雙方均呈導(dǎo)通狀態(tài)的時間點(diǎn)，該使能信號ENB為L電平，在其稍微之后的期間后，電位即由L電平切換至H電平。借此方式，由于連接于第1段的假柵極線的邏輯合成電路部82的節(jié)點(diǎn)ND4的電位上升至H電平，因此，由邏輯合成電路部82將H電平的移位輸出信號Gate1輸出至第1段的柵極線。
亦即，在使能信號ENB為L電平的期間，移位輸出信號Gate1的電位被強(qiáng)制性地保持在L電平，同時，隨著使能信號ENB的電位由L電平上升至H電平，而由L電平上升至H電平。因此，使能信號ENB為L電平時，由邏輯合成電路部81輸出至假柵極線的移位輸出信號Dummy亦被強(qiáng)制性地保持在L電平，因而抑制移位輸出信號Dummy由H電平下降至L電平的時序與移位輸出信號Gate1由L電平上升至H電平的時序相重疊的情形。借此方式，可抑制由于移位輸出信號Dummy由H電平下降至L電平的時序與移位輸出信號Gate1由L電平上升至H電平的時序相重疊而產(chǎn)生噪聲的情形。
之后，與上述第3段的移位寄存器電路部53相同的動作，是于第4段以后的移位寄存器電路部54及55中依序進(jìn)行。此外，與上述連接于假柵極線的邏輯合成電路部81相同的動作，是于連接于第1段以后的假柵極線的邏輯合成電路部82及83中進(jìn)行。然后，輸出有H電平的移位信號與H電平的輸出信號的時序，由各段的移位寄存器電路部進(jìn)行移位。由此，前段的移位信號與下一段的移位信號雙方均為H電平的時序亦隨著進(jìn)入后段而進(jìn)行移位。借此方式，在前段的H電平的移位信號與下一段的H電平的移位信號相重疊的期間中，由于使能信號ENB上升至H電平，因而由各段的邏輯合成電路部輸出H電平的移位輸出信號至相對應(yīng)的柵極線的時序亦隨著進(jìn)入后段而進(jìn)行移位。然后，通過該時序發(fā)生移位的H電平的移位輸出信號，依序驅(qū)動各段的柵極線。
如上所述，依序驅(qū)動(掃描)第1實(shí)施方式的液晶顯示裝置的各段的柵極線。然后，重復(fù)上述動作直到最后的柵極線的掃描結(jié)束為止。之后，再次由第1段的移位寄存器電路部51反復(fù)進(jìn)行上述動作。
接著，沿著圖2中的逆向，當(dāng)依序輸出時序發(fā)生移位的移位輸出信號至各段的柵極線時(逆向掃描時)，掃描方向切換信號CSV保持在L電平，同時，反轉(zhuǎn)掃描方向切換信號XCSV保持在H電平。借此方式，在逆向掃描時，輸入掃描方向切換信號CSV至柵極的晶體管NT51、NT53、NT55、NT57、NT59及NT61至NT70保持在不導(dǎo)通狀態(tài)，同時，輸入反轉(zhuǎn)掃描方向切換信號XCSV至柵極的晶體管NT52、NT54、NT56、NT58、NT60及NT71至NT80保持在導(dǎo)通狀態(tài)。接著，在逆向掃描時，與上述順向掃描時相同的動作是于沿著圖2中的逆向于各段的移位寄存器電路部與連接于各段的柵極線的邏輯合成電路部中進(jìn)行。此時，由前段的移位寄存器電路部輸入移位信號及輸出信號至下一段的移位寄存器電路部時，或由下一段的移位寄存器電路部輸入移位信號及輸出信號至前段的移位寄存器電路部時，是經(jīng)由通過上述H電平的反轉(zhuǎn)掃描方向切換信號XCSV而呈導(dǎo)通狀態(tài)的晶體管NT52、NT54、NT56、NT58、NT60及NT71至NT80而分別被輸入。
在第1實(shí)施方式中，如上所述，在移位寄存器電路部54設(shè)置重置晶體管NT39，以將連接于輸出有移位信號SR4的節(jié)點(diǎn)ND2與負(fù)側(cè)電位VBB之間的晶體管NT36柵極所連接的第1電路部54a的節(jié)點(diǎn)ND1，重置為正側(cè)電位VDD，借此使得在對V驅(qū)動器5供應(yīng)正側(cè)電位VDD及負(fù)側(cè)電位VBB之后，若輸入H電平的開始信號STV，而通過重置晶體管NT39將第1電路部54a的節(jié)點(diǎn)ND1重置為正側(cè)電位VDD的話，由于晶體管NT36為導(dǎo)通，因此，可經(jīng)由晶體管NT36，供應(yīng)負(fù)側(cè)電位VBB至節(jié)點(diǎn)ND2。借此方式，可將移位信號SR4固定在負(fù)側(cè)電位VBB。此外，在移位寄存器電路部55設(shè)置重置晶體管NT49，以將連接于輸出有移位信號SR5的節(jié)點(diǎn)ND2與負(fù)側(cè)電位VBB之間的晶體管NT46柵極所連接的第1電路部55a的節(jié)點(diǎn)ND1，重置為正側(cè)電位VDD，借此使得在對V驅(qū)動器5供應(yīng)正側(cè)電位VDD及負(fù)側(cè)電位VBB之后，若輸入H電平的開始信號STV，而通過重置晶體管NT49將第1電路部55a的節(jié)點(diǎn)ND1重置為正側(cè)電位VDD的話，由于晶體管NT46為導(dǎo)通，因此，可經(jīng)由晶體管NT46，供應(yīng)負(fù)側(cè)電位VBB至節(jié)點(diǎn)ND2。借此方式，可將移位信號SR5固定在負(fù)側(cè)電位VBB。借此方式，可將邏輯合成電路部83的晶體管NT101及NT102雙方均保持在不導(dǎo)通狀態(tài)。因此，移位輸出信號Gate2并不會經(jīng)由邏輯合成電路部83的晶體管NT101及NT102而被輸出，因此，可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘朑ate2輸出至柵極線。
此外，在第1實(shí)施方式中，將時鐘信號CKV1及CKV2交替供應(yīng)至移位寄存器電路部53至55的晶體管NT24、NT34及NT44的柵極，同時，將時序不同的使能信號ENB1及ENB2交替供應(yīng)至漏極，借此使得例如在第3段的移位寄存器電路部53中，通過時鐘信號CKV1使晶體管NT24呈導(dǎo)通狀態(tài)之后，通過使能信號ENB1使晶體管NT24的源極電位由VBB上升至VDD，因此，可使晶體管NT24的柵極電位僅上升其電位的上升份(Vβ)。此外，在第4段的移位寄存器電路部54中，通過時鐘信號CKV2使晶體管NT34呈導(dǎo)通狀態(tài)之后，通過使能信號ENB2使晶體管NT34的源極電位由VBB上升至VDD，因此，可使晶體管NT34的柵極電位僅上升其電位的上升份(Vβ)。借此方式，與晶體管NT24及NT34的漏極連接于固定的正側(cè)電位VDD的情形相較之下，可更加提高移位信號SR3及SR4的電位(VDD+Vβ＜VDD+Vt)，因此，可輕易地將移位信號SR3及SR4的電位設(shè)定在比VDD還高臨限值電壓(Vt)以上的電位。這樣，可輕易地將具有VDD+Vt以上的電位(VDD+Vβ)的移位信號SR3及SR4分別供應(yīng)至連接于第1段的柵極線的邏輯合成電路部82的晶體管NT91及NT93的柵極。借此方式，可抑制經(jīng)由邏輯合成電路部82的晶體管NT91及NT92而輸出至第1段的柵極線的移位輸出信號Gate1的電位僅降低晶體管NT91及NT92的臨限值電壓(Vt)份。
此外，在第1實(shí)施方式中，使用重置晶體管NT39及NT49而將節(jié)點(diǎn)ND2的電位重置為負(fù)側(cè)電位VBB時，由于通過將H電平的開始信號STV輸入至重置晶體管NT39及NT49的柵極，而產(chǎn)生輸入至重置晶體管NT39及NT49的柵極的驅(qū)動信號，并不需要另外形成信號產(chǎn)生電路，因此，可抑制包含V驅(qū)動器5的液晶顯示裝置的電路構(gòu)成復(fù)雜化。
第2實(shí)施方式參照圖4及圖5，在本第2實(shí)施方式中，說明以p溝道晶體管構(gòu)成上述第1實(shí)施方式的V驅(qū)動器的情形。
首先，參照圖4，在本第2實(shí)施方式中，在基板1a上設(shè)有顯示部2a。在該顯示部2a是以矩陣狀配置有像素20a。此外，在圖4中，為簡化圖示，僅圖示1個像素20a。各個像素20a由以下所構(gòu)成p溝道晶體管21a(以下稱為晶體管21a)；像素電極22a；與像素電極22a相對向配置的各像素20a共通的對向電極23a；夾持在像素電極22a與對向電極23a之間的液晶24a；以及補(bǔ)助電容25a。而晶體管21a的源極連接于漏極線，同時，漏極連接于像素電極22a與補(bǔ)助電容25a。該晶體管21a的柵極連接于柵極線。
此外，以沿著顯示部2a的一邊的方式，在基板1a上設(shè)有用以驅(qū)動(掃描)顯示部2a的漏極線的水平開關(guān)(HSW)3a及H驅(qū)動器4a。此外，以沿著顯示部2a的另一邊的方式，在基板1a上設(shè)有用以驅(qū)動(掃描)顯示部2a的柵極線的V驅(qū)動器5a。此外，關(guān)于圖4的水平開關(guān)3a，雖僅圖示2個開關(guān)，但實(shí)際上配置有對應(yīng)像素數(shù)的數(shù)量的開關(guān)。此外，關(guān)于圖4的H驅(qū)動器4a及V驅(qū)動器5a，雖然分別僅圖示2個移位寄存器電路部，但實(shí)際上配置有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部。此外，與上述第1實(shí)施方式同樣地，在基板1a的外部設(shè)置有包含信號產(chǎn)生電路11及電源電路12的驅(qū)動IC 10。
此外，如圖5所示，在第2實(shí)施方式中，在V驅(qū)動器5a的內(nèi)部設(shè)有多段的移位寄存器電路部501至505；掃描方向切換電路部600；輸入信號切換電路部700；以及多段的邏輯合成電路部801至803。其中，移位寄存器電路部502至505是本發(fā)明的“第1移位寄存器電路部”及“第2移位寄存器電路部”的一例。其中，在圖5中，為簡化圖示，雖僅圖示5段份的移位寄存器電路部501至505及3段份的邏輯合成電路部801至803，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。
第1段的移位寄存器電路部501是由第1電路部501a與第2電路部501b所構(gòu)成。第1電路部501a包含p溝道晶體管PT1及PT2；呈二極管連接的p溝道晶體管PT3；電容C1及C2。此外，第2電路部501b包含p溝道晶體管PT4至PT7；呈二極管連接的p溝道晶體管PT8；電容C3及C4。以下，p溝道晶體管PT1至PT8分別稱為晶體管PT1至PT8。
此外，構(gòu)成第1段移位寄存器電路部501的晶體管PT1至PT8分別連接于與圖2所示的第1實(shí)施方式的第1段移位寄存器電路部51的晶體管NT1至NT8相對應(yīng)的位置。但是，與上述第1實(shí)施方式不同的是，晶體管PT1的源極連接于正側(cè)電位VDD，同時，晶體管PT4的漏極連接于負(fù)側(cè)電位VBB。此外，晶體管PT5及PT6的源極連接于正側(cè)電位VDD。
第2段的移位寄存器電路部502是由第1電路部502a與第2電路部502b所構(gòu)成。第1電路部502a包含p溝道晶體管PT11及PT12；呈二極管連接的p溝道晶體管PT13；電容C11及C12。此外，第2電路部502b包含p溝道晶體管PT14至PT17；呈二極管連接的p溝道晶體管PT18；電容C13及C14。其中，p溝道晶體管PT14是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，p溝道晶體管PT16是本發(fā)明的“第1晶體管”的一例。以下，p溝道晶體管PT11至PT18分別稱為晶體管PT11至PT18。
此外，構(gòu)成第2段移位寄存器電路部502的晶體管PT11至PT18分別連接于與圖2所示的第1實(shí)施方式的第2段移位寄存器電路部52的晶體管NT11至NT18相對應(yīng)的位置。但是，與上述第1實(shí)施方式不同的是，晶體管PT11的源極連接于正側(cè)電位VDD，同時，晶體管PT14的漏極連接于負(fù)側(cè)電位VBB。此外，晶體管PT15及PT16的源極連接于正側(cè)電位VDD。
第3段的移位寄存器電路部503是由第1電路部503a與第2電路部503b所構(gòu)成。第1電路部503a包含p溝道晶體管PT21及PT22；呈二極管連接的p溝道晶體管PT23；電容C21及C22。此外，第2電路部503b包含p溝道晶體管PT24至PT27；呈二極管連接的p溝道晶體管PT28；電容C23及C24。其中，p溝道晶體管PT24是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，p溝道晶體管PT26是本發(fā)明的“第1晶體管”的一例。以下，p溝道晶體管PT21至PT28分別稱為晶體管PT21至PT28。
此外，構(gòu)成第3段移位寄存器電路部503的晶體管PT21至PT28分別連接于與圖2所示的第1實(shí)施方式的第3段移位寄存器電路部53的晶體管NT21至NT28相對應(yīng)的位置。但是，與上述第1實(shí)施方式不同的是，晶體管PT11、PT25及PT26的源極分別連接于正側(cè)電位VDD。
第4段的移位寄存器電路部504是由第1電路部504a與第2電路部504b所構(gòu)成。第1電路部504a包含p溝道晶體管PT3 1及PT32；呈二極管連接的p溝道晶體管PT33；電容C31及C32。此外，第2電路部504b包含p溝道晶體管PT34至PT37；呈二極管連接的p溝道晶體管PT38；電容C33及C34。其中，p溝道晶體管PT34是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，p溝道晶體管PT36是本發(fā)明的“第1晶體管”的一例。以下，p溝道晶體管PT31至PT38分別稱為晶體管PT31至PT38。
此外，構(gòu)成第4段移位寄存器電路部504的晶體管PT31至PT38分別連接于與圖2所示的第1實(shí)施方式的第4段移位寄存器電路部54的晶體管NT31至NT38相對應(yīng)的位置。但是，與上述第1實(shí)施方式不同的是，晶體管PT31、PT35及PT36的源極分別連接于正側(cè)電位VDD。
第5段的移位寄存器電路部505是由第1電路部505a與第2電路部505b所構(gòu)成。第1電路部505a包含p溝道晶體管PT41及PT42；呈二極管連接的p溝道晶體管PT43；電容C41及C42。此外，第2電路部505b包含p溝道晶體管PT44至PT47；呈二極管連接的p溝道晶體管PT48；電容C43及C44。其中，p溝道晶體管PT44是本發(fā)明的“第4晶體管”及“第5晶體管”的一例，p溝道晶體管PT46是本發(fā)明的“第1晶體管”的一例。以下，p溝道晶體管PT41至PT48分別稱為晶體管PT41至PT48。
此外，構(gòu)成第5段移位寄存器電路部505的晶體管PT41至PT48分別連接于與圖2所示的第1實(shí)施方式的第5段移位寄存器電路部55的晶體管NT41至NT48相對應(yīng)的位置。但是，與上述第1實(shí)施方式不同的是，晶體管PT41、PT45及PT46的源極分別連接于正側(cè)電位VDD。
在此，在第2實(shí)施方式中，第4段的移位寄存器電路部504的第1電路部504a包含p溝道晶體管PT39，以將輸出移位信號SR4的節(jié)點(diǎn)ND2的電位重置為正側(cè)電位VDD。此外，第5段的移位寄存器電路部505的第1電路部505a包含p溝道晶體管PT49，以將輸出移位信號SR5的節(jié)點(diǎn)ND2的電位重置為正側(cè)電位VDD。以下，p溝道晶體管PT39及PT49分別稱為重置晶體管PT39及PT49。
此外，對于重置晶體管PT39的漏極供應(yīng)有負(fù)側(cè)電位VBB，同時，源極連接于為第4段移位寄存器電路部504的第1電路部504a的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND1。此外，于重置晶體管PT39的柵極連接有用以供應(yīng)開始信號STV的開始信號線(STV)。借此方式，構(gòu)成為響應(yīng)L電平的開始信號STV而使重置晶體管PT39導(dǎo)通時，經(jīng)由重置晶體管PT39供應(yīng)負(fù)側(cè)電位VBB，借此使第1電路部504a的節(jié)點(diǎn)ND1的電位成為負(fù)側(cè)電位VBB(L電平)。然后，構(gòu)成為當(dāng)?shù)?電路部504a的節(jié)點(diǎn)ND1的電位成為負(fù)側(cè)電位VBB(L電平)時，由于第2電路部504b的晶體管PT36為導(dǎo)通，因此經(jīng)由晶體管PT36供應(yīng)正側(cè)電位VDD，借此將輸出移位信號SR4的第2電路部504b的節(jié)點(diǎn)ND2重置為正側(cè)電位VDD。
此外，對于重置晶體管PT49的漏極供應(yīng)有負(fù)側(cè)電位VBB，同時，源極連接于為第5段移位寄存器電路部505的第1電路部505a的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND1。此外，于重置晶體管PT49的柵極連接有用以供應(yīng)開始信號STV的開始信號線(STV)。借此方式，在第5段的移位寄存器電路部505中，與上述第4段的移位寄存器電路部504相同地，構(gòu)成為將輸出移位信號SR5的第2電路部505b的節(jié)點(diǎn)ND2重置為正側(cè)電位VDD。
此外，設(shè)在上述各段移位寄存器電路部501至505的晶體管PT1至PT8、PT11至PT18、PT21至PT28、PT31至PT38及PT41至PT48與重置晶體管PT39及PT49全部均是通過由p型MOS晶體管構(gòu)成的TFT所構(gòu)成。此外，晶體管PT1、PT2、PT6、PT7、PT8、PT11、PT12、PT16、PT17、PT18、PT21、PT22、PT26、PT27、PT28、PT31、PT32、PT36、PT37、PT38、PT41、PT42、PT46、PT47及PT48分別具有相互電性連接的2個柵極電極。
此外，掃描方向切換電路部600包含p溝道晶體管PT51至PT60。p溝道晶體管PT51至PT60分別稱為晶體管PT51至PT60。該晶體管PT51至PT60全部均是通過由p型MOS晶體管構(gòu)成的TFT所構(gòu)成。而構(gòu)成掃描方向切換電路部600的晶體管PT51至PT60分別連接于與圖2所示第1實(shí)施方式的掃描方向切換電路部60的晶體管NT51至NT60相對應(yīng)的位置。
此外，輸入信號切換電路部700包含p溝道晶體管PT61至PT80。以下，p溝道晶體管PT61至PT80分別稱為晶體管NT61至NT80。該晶體管PT61至PT80全部均是通過由p型MOS晶體管構(gòu)成的TFT所構(gòu)成。而構(gòu)成輸入信號切換電路部700的晶體管PT61至PT80分別連接于與圖2所示第1實(shí)施方式的輸入信號切換電路部70的晶體管NT61至NT80相對應(yīng)的位置。但是，與上述第1實(shí)施方式不同的是，晶體管PT71的源極/漏極的另一方連接于負(fù)側(cè)電位VBB。
此外，邏輯合成電路部801至803分別連接于假柵極線、第1段的柵極線及第2段的柵極線。連接于假柵極線的邏輯合成電路部80 1包含p溝道晶體管PT81至PT84；呈二極管連接的p溝道晶體管PT85；以及電容C81。其中，p溝道晶體管PT81是本發(fā)明的“第2晶體管”的一例，p溝道晶體管PT82是本發(fā)明的“第3晶體管”的一例。以下，p溝道晶體管PT81至PT85分別稱為晶體管PT8 1至PT85。此外，通過晶體管PT83至PT85及電容C81，構(gòu)成有電位固定電路部801a。而構(gòu)成連接于假柵極線的邏輯合成電路部801的晶體管PT81至PT85是分別連接于與圖2所示第1實(shí)施方式的邏輯合成電路部81的晶體管NT81至NT85相對應(yīng)的位置。但是，晶體管PT83的源極連接于正側(cè)電位VDD。
此外，連接于第1段的柵極線的邏輯合成電路部802包含p溝道晶體管PT91至PT94；呈二極管連接的p溝道晶體管PT95；以及電容C91。其中，p溝道晶體管PT91是本發(fā)明的“第2晶體管”的一例，p溝道晶體管PT92是本發(fā)明的“第3晶體管”的一例。以下，p溝道晶體管PT91至PT95分別稱為晶體管PT91至PT95。此外，通過晶體管PT93至PT95及電容C91，構(gòu)成有電位固定電路部802a。而構(gòu)成連接于第1段柵極線的邏輯合成電路部802的晶體管PT91至PT95，是分別連接于與圖2所示第1實(shí)施方式的連接于第1段柵極線的邏輯合成電路部82的晶體管NT91至NT95相對應(yīng)的位置。但是，晶體管PT93的源極連接于正側(cè)電位VDD。
此外，連接于第2段的柵極線的邏輯合成電路部803包含p溝道晶體管PT101至PT104；呈二極管連接的p溝道晶體管PT105；以及電容C101。其中，p溝道晶體管PT101是本發(fā)明的“第2晶體管”的一例，p溝道晶體管PT102是本發(fā)明的“第3晶體管”的一例。以下，p溝道晶體管PT101至PT105分別稱為晶體管PT101至PT105。此外，通過晶體管PT103至PT105及電容C101，構(gòu)成有電位固定電路部803a。而構(gòu)成連接于第2段柵極線的邏輯合成電路部803的晶體管PT101至PT105，是分別連接于與圖2所示第1實(shí)施方式的連接于第2段柵極線的邏輯合成電路部83的晶體管NT101至NT105相對應(yīng)的位置。但是，晶體管PT103的源極連接于正側(cè)電位VDD。其中，設(shè)在上述邏輯合成電路部801至803的晶體管PT81至PT85、PT91至PT95及PT101至PT105全部均是通過由p型MOS晶體管構(gòu)成的TFT所構(gòu)成。
此外，電路部901包含p溝道晶體管PT111至PT113；呈二極管連接的p溝道晶體管PT114；以及電容C111。以下，p溝道晶體管PT111至PT114分別稱為晶體管PT111至PT114。而構(gòu)成電路部901的晶體管PT111至PT114，是分別連接于與圖2所示第1實(shí)施方式的電路部91的晶體管NT111至NT114相對應(yīng)的位置。但是，晶體管PT112的源極連接于正側(cè)電位VDD。
接著，參照圖5及圖6，就第2實(shí)施方式的V驅(qū)動器5a的動作加以說明。在該第2實(shí)施方式的V驅(qū)動器5a中，分別輸入使圖3所示第5實(shí)施方式的開始信號STV、時鐘信號CKV1、CKV2、使能信號ENB、ENB1、ENB2及反轉(zhuǎn)使能信號XENB的H電平與L電平反轉(zhuǎn)的波形信號，來作為開始信號STV、時鐘信號CKV1、CKV2、使能信號ENB、ENB1、ENB2及反轉(zhuǎn)使能信號XENB。借此方式，由第2實(shí)施方式的移位寄存器電路部501至505輸出有具有使由圖2所示第1實(shí)施方式的移位寄存器電路部51至55輸出的移位信號SR1至SR5及輸出信號SR11至SR15的H電平與L電平反轉(zhuǎn)的波形信號。此外，由第2實(shí)施方式的邏輯合成電路部801至803輸出有具有使由圖2所示第1實(shí)施方式的邏輯合成電路部81至83輸出的移位輸出信號Dummy、Gate1及Gate2的H電平與L電平反轉(zhuǎn)的波形信號。本第2實(shí)施方式的V驅(qū)動器5a的上述以外的動作，是與圖2所示上述第1實(shí)施方式的V驅(qū)動器的動作相同。
其中，在第2實(shí)施方式中，將時鐘信號CKV1及CKV2交替供應(yīng)至移位寄存器電路部503至505的晶體管PT24、PT34及PT44的柵極，同時，將時序不同的使能信號ENB1及ENB2交替供應(yīng)至漏極，借此進(jìn)行以下動作。例如，于第3段的移位寄存器電路部503中，通過時鐘信號CKV1使晶體管PT24呈導(dǎo)通狀態(tài)之后，通過使能信號ENB1使晶體管PT24的源極電位由VDD下降至VBB，因此，使晶體管PT24的柵極電位僅下降其電位的下降份(Vβ)。此外，于第4段的移位寄存器電路部504中，通過時鐘信號CKV2使晶體管PT34呈導(dǎo)通狀態(tài)之后，通過使能信號ENB2使晶體管PT34的源極電位由VDD下降至VBB，因此，可使晶體管PT34的柵極電位僅下降其電位的下降份(Vβ)。借此方式，與晶體管PT24及PT34的漏極連接于固定的負(fù)側(cè)電位VBB的情形相較之下，可更加降低移位信號SR3及SR4的電位(VDD-Vβ＜VDD-Vt)，因此，可輕易地將移位信號SR3及SR4的電位設(shè)定在比VBB還低臨限值電壓(Vt)以上的電位。這樣，可更輕易地將具有VBB-Vt以下的電位(VBB-Vβ)的移位信號SR3及SR4分別供應(yīng)至連接于第1段柵極線的邏輯合成電路部802的晶體管PT91及PT92的柵極。借此方式，可抑制經(jīng)由邏輯合成電路部802的晶體管PT91及PT92而輸出至第1段柵極線的移位輸出信號Gate1的電位僅上升臨限值電壓(Vt)份。
此外，在第2實(shí)施方式中，如上所述，設(shè)置重置晶體管PT39及PT49，同時，響應(yīng)開始信號STV而使晶體管PT39 及PT49導(dǎo)通，借此可抑制于包含V驅(qū)動器的液晶顯示裝置中，在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋翓艠O線等，而可獲得與上述第1實(shí)施方式相同的效果。
第3實(shí)施方式參照圖7，在本第3實(shí)施方式中，進(jìn)行說明于上述第1實(shí)施方式中，即使在第3段以后的移位寄存器電路部中，與第1段及第2段的移位寄存器電路部相同地，在將正側(cè)電位供應(yīng)至連接于輸出有輸出信號的節(jié)點(diǎn)的晶體管的漏極，同時使用移位寄存器電路部的輸出信號，將由邏輯合成電路部輸出的移位輸出信號在固定在L電平的狀態(tài)下予以保持的情形。
亦即，如圖7所示，在本第3實(shí)施方式的V驅(qū)動器中設(shè)有多段的移位寄存器電路部511至515；掃描方向切換電路部610；輸入信號切換電路部710；以及多段的邏輯合成電路部811至813。其中，移位寄存器電路部512至515是本發(fā)明的“第1移位寄存器電路部”及“第2移位寄存器電路部”的一例。此外，在圖7中，為簡化圖示，雖僅圖示5段份的移位寄存器電路部511至515及3段份的邏輯合成電路部811至813，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。
接著，第1段移位寄存器電路部511是由具有與圖2所示第1實(shí)施方式的第1段移位寄存器電路部51的第1電路部51a及第2電路部51b相同電路構(gòu)成的第1電路部511a及第2電路部511b所構(gòu)成。此外，第2段移位寄存器電路部512是由具有與圖2所示第1實(shí)施方式的第2段移位寄存器電路部52的第1電路部52a及第2電路部52b相同電路構(gòu)成的第1電路部512a及第2電路部512b所構(gòu)成。
在此，在第3實(shí)施方式中，第3段的移位寄存器電路部513除了將正側(cè)電位VDD供應(yīng)至源極連接于輸出輸出信號SR13的節(jié)點(diǎn)ND3的晶體管NT24的漏極之外，具有與圖2所示第1實(shí)施方式的第3段移位寄存器電路部53的第1電路部53a及第2電路部53b相同電路構(gòu)成的第1電路部513a及第2電路部513b。此外，第4段的移位寄存器電路部514除了將正側(cè)電位VDD供應(yīng)至源極連接于輸出輸出信號SR14的節(jié)點(diǎn)ND3的晶體管NT34的漏極之外，具有與圖2所示第1實(shí)施方式的第4段移位寄存器電路部54的第1電路部54a及第2電路部54b相同電路構(gòu)成的第1電路部514a及第2電路部514b。此外，第5段的移位寄存器電路部515除了將正側(cè)電位VDD供應(yīng)至源極連接于輸出輸出信號SR15的節(jié)點(diǎn)ND3的晶體管NT44的漏極之外，具有與圖2所示第1實(shí)施方式的第5段移位寄存器電路部55的第1電路部55a及第2電路部55b相同電路構(gòu)成的第1電路部515a及第2電路部515b。
此外，掃描方向切換電路部610具有與圖2所示第1實(shí)施方式的掃描方向切換電路部60相同的電路構(gòu)成。但是，在第3實(shí)施方式中，連接有晶體管NT56的源極/漏極的另一方與晶體管NT57的源極/漏極的一方。此外，第3實(shí)施方式的輸入信號切換電路部710具有與圖2所示第1實(shí)施方式的輸入信號切換電路部70相同的電路構(gòu)成。
此外，連接于假柵極線的邏輯合成電路部811包含晶體管NT81至NT84；呈二極管連接的晶體管NT85及NT86；以及電容C81。亦即，第3實(shí)施方式的邏輯合成電路部811具有于圖2所示第1實(shí)施方式的邏輯合成電路部81的電路構(gòu)成中，加上呈二極管連接的晶體管NT86的電路構(gòu)成。此外，通過晶體管NT83至NT86及電容C81，構(gòu)成有電位固定電路部811a。此外，在第3實(shí)施方式中，晶體管NT85的源極連接于輸出有第1段移位寄存器電路部511的輸出信號SR11的節(jié)點(diǎn)ND3。此外，晶體管NT86的源極連接于輸出有第4段移位寄存器電路部514的輸出信號SR14的節(jié)點(diǎn)ND3，同時，漏極連接于邏輯合成電路部811的節(jié)點(diǎn)ND5。
此外，連接于第1段的柵極線的邏輯合成電路部812包含晶體管NT91至NT94；呈二極管連接的晶體管NT95及NT96；以及電容C91。亦即，第3實(shí)施方式的邏輯合成電路部812具有于圖2所示第1實(shí)施方式的邏輯合成電路部82的電路構(gòu)成中，加上呈二極管連接的晶體管NT96的電路構(gòu)成。此外，通過晶體管NT93至NT96及電容C91，構(gòu)成有電位固定電路部812a。此外，在第3實(shí)施方式中，晶體管NT95的源極連接于輸出有第2段移位寄存器電路部512的輸出信號SR12的節(jié)點(diǎn)ND3。此外，晶體管NT96的源極連接于輸出有第5段移位寄存器電路部515的輸出信號SR15的節(jié)點(diǎn)ND3，同時，漏極連接于邏輯合成電路部812的節(jié)點(diǎn)ND5。
此外，連接于第2段的柵極線的邏輯合成電路部813包含晶體管NT101至NT104；呈二極管連接的晶體管NT105及NT106；以及電容C101。亦即，第3實(shí)施方式的邏輯合成電路部813具有于圖2所示第1實(shí)施方式的邏輯合成電路部83的電路構(gòu)成中，加上呈二極管連接的晶體管NT106的電路構(gòu)成。此外，通過晶體管NT103至NT106及電容C101，構(gòu)成有電位固定電路部813a。此外，在第3實(shí)施方式中，晶體管NT105的源極連接于輸出有第3段移位寄存器電路部513的輸出信號SR13的節(jié)點(diǎn)ND3。此外，晶體管NT106的源極連接于輸出有未圖示的第6段移位寄存器電路部的移位信號的節(jié)點(diǎn)，同時，漏極連接于邏輯合成電路部813的節(jié)點(diǎn)ND5。
接著，參照圖7及圖8，說明第3實(shí)施方式的V驅(qū)動器的動作。
本第3實(shí)施方式的V驅(qū)動器的動作，基本上與上述第1實(shí)施方式的V驅(qū)動器的動作相同。但是，在本第3實(shí)施方式的V驅(qū)動器中，與上述第1實(shí)施方式不同的是，將正側(cè)電位VDD供應(yīng)至連接于輸出有第3段以后移位寄存器電路部513至515的輸出信號SR13至SR15的節(jié)點(diǎn)的晶體管NT24至NT44的漏極。亦即，在第3實(shí)施方式中，于第3段以后的移位寄存器電路部513至515中，進(jìn)行與上述第1實(shí)施方式的第1段及第2段的移位寄存器電路部相同的動作。
此外，在第3實(shí)施方式中，是當(dāng)將由邏輯合成電路部811至813輸出至各段的柵極線的移位輸出信號Dummy、Gate1及Gate2的電位固定在L電平時，使用來自移位寄存器電路部的輸出信號來固定電位。例如，于連接于第1段的柵極線的邏輯合成電路部812中，經(jīng)由一同形成導(dǎo)通狀態(tài)的晶體管NT91及NT92而供應(yīng)有H電平的使能信號ENB，借此使輸出至第1段的柵極線的移位輸出信號Gate1成為H電平。之后，使能信號ENB的電位下降至L電平。借此方式， 經(jīng)由晶體管NT91及NT92供應(yīng)L電平的使能信號ENB，借此使輸出至第1段的柵極線的移位輸出信號Gate1的電位下降至L電平。
之后，在第3實(shí)施方式中，經(jīng)由呈二極管連接的晶體管NT96而將H電平(VDD)的輸出信號SR15輸入至連接于第1段的柵極線的邏輯合成電路部812的晶體管NT93的柵極。借此方式，晶體管NT93呈導(dǎo)通狀態(tài)。因此，經(jīng)由晶體管NT93由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，借此使連接于第1段的柵極線的邏輯合成電路部812的節(jié)點(diǎn)ND4的電位固定在L電平。借此方式，由邏輯合成電路部812輸出至第1段的柵極線的移位輸出信號Gate1的電位固定在L電平。此外，在第3實(shí)施方式中，當(dāng)H電平(VDD)的輸出信號SR15被輸入至晶體管NT93的柵極時，使電容C91充電。借此方式，接著，節(jié)點(diǎn)ND5的電位(晶體管NT93的柵極電位)保持在H電平，直到晶體管NT94呈導(dǎo)通狀態(tài)而由負(fù)側(cè)電位VBB經(jīng)由晶體管NT94供應(yīng)L電平的電位為止。因此，由于接著直到晶體管NT94呈導(dǎo)通狀態(tài)為止，晶體管NT93是保持在導(dǎo)通狀態(tài)，因此，由邏輯合成電路部812輸出至第1段的柵極線的移位輸出信號Gate1的電位是在固定在L電平的狀態(tài)下予以保持。
接著，于各段的移位寄存器電路部中，通過與上述連接于第1段的柵極線的邏輯合成電路部812的動作相同的動作，使用移位寄存器電路部的輸出信號，將移位輸出信號的電位固定在L電平。第3實(shí)施方式的V驅(qū)動器的上述以外的動作，是與上述第1實(shí)施方式的V驅(qū)動器的動作相同。
其中，在第3實(shí)施方式中，在晶體管NT4、NT14、NT24、NT34及NT44的柵極與源極之間，分別連接電容C3、C13、C23、C33及C43，同時，將正側(cè)電位VDD供應(yīng)至晶體管NT4、NT14、NT24、NT34及NT44的漏極，借此進(jìn)行以下動作。例如，于第2段的移位寄存器電路部5 12中，響應(yīng)時鐘信號CKV2而使晶體管NT14導(dǎo)通時，為了維持連接有電容C13的晶體管NT14的柵極-源極間電壓，晶體管NT14的柵極電位(移位信號SR2的電位)隨著晶體管NT14的源極電位的上升而上升。此外，于第3段的移位寄存器電路部513中，響應(yīng)時鐘信號CKV1而使晶體管NT24導(dǎo)通時，為了維持連接有電容C23的晶體管NT24的柵極-源極間電壓，晶體管NT24的柵極電位(移位信號SR3的電位)隨著晶體管NT24的源極電位的上升而上升。如上所述，晶體管NT24的柵極電位(移位信號SR2的電位)與晶體管NT24的柵極電位(移位信號SR3的電位)下降至比VDD還高臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位，因此，將具有比VDD+Vt還高的電位(VDD+Vα)的移位信號SR2及SR3分別供應(yīng)至連接于假柵極線的邏輯合成電路部811的晶體管NT81及晶體管NT82的柵極。借此方式，可抑制經(jīng)由邏輯合成電路部811的晶體管NT81及NT82而輸出至假柵極線的移位輸出信號Dummy的電位，僅由VDD下降晶體管NT81及NT82的臨限值電壓(Vt)份。
此外，在第3實(shí)施方式中，如上所述，設(shè)置重置晶體管NT39及NT49，同時，響應(yīng)開始信號STV而使晶體管NT39及NT49導(dǎo)通，借此可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋翓艠O線等，而可獲得與上述第1實(shí)施方式相同的效果。
第4實(shí)施方式參照圖9，在本第4實(shí)施方式中，進(jìn)行說明以p溝道晶體管構(gòu)成上述第3實(shí)施方式的V驅(qū)動器的情形。
亦即，如圖9所示，在本第4實(shí)施方式的V驅(qū)動器中設(shè)有多段的移位寄存器電路部521至525；掃描方向切換電路部620；輸入信號切換電路部720；以及多段的邏輯合成電路部821至823。其中，移位寄存器電路部521至525是本發(fā)明的“第1移位寄存器電路部”及“第2移位寄存器電路部”的一例。此外，在圖9中，為簡化圖示，雖僅圖示5段份的移位寄存器電路部521至525及3段份的邏輯合成電路部821至823，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。
接著，第1段的移位寄存器電路部521是由具有與圖5所示第2實(shí)施方式的第1段移位寄存器電路部501的第1電路部501a及第2電路部501b相同電路構(gòu)成的第1電路部521a及第2電路部521b所構(gòu)成。此外，第2段的移位寄存器電路部522是由具有與圖5所示第2實(shí)施方式的第2段移位寄存器電路部502的第1電路部502a與第2電路部502b相同電路構(gòu)成的第1電路部522a及第2電路部522b所構(gòu)成。
在此，在第4實(shí)施方式中，對于源極連接于輸出第3段以后移位寄存器電路部523至525的輸出信號SR13至SR15的節(jié)點(diǎn)ND3的晶體管PT24至PT44的漏極，分別供應(yīng)有負(fù)側(cè)電位VBB。亦即，在第4實(shí)施方式中，第3段以后的移位寄存器電路部523至525全部是具有相同的電路構(gòu)成。具體而言，第3段至第5段的移位寄存器電路部具有與第2實(shí)施方式移位寄存器電路部的第1電路部及第2電路部相同電路構(gòu)成的第1電路部及第2電路部。
此外，掃描方向切換電路部620基本上具有與圖5所示第2實(shí)施方式的掃描方向切換電路部600相同的電路構(gòu)成。但是，在第4實(shí)施方式的掃描方向切換電路部620中，連接有晶體管PT56的源極/漏極的另一方與晶體管PT57的源極/漏極的一方。此外，輸入信號切換電路部720具有與圖5所示第2實(shí)施方式的輸入信號切換電路部700相同的電路構(gòu)成。
此外，邏輯合成電路部821至823具有以p溝道晶體管置換圖7所示第3實(shí)施方式的構(gòu)成邏輯合成電路部811至813的n溝道晶體管的構(gòu)成。具體而言，第4實(shí)施方式的連接于假柵極線的邏輯合成電路部821，具有分別以晶體管PT81至PT86置換圖7所示第3實(shí)施方式的邏輯合成電路部811的晶體管NT81至NT86的電路構(gòu)成。此外，第4實(shí)施方式的連接于第1段的柵極線的邏輯合成電路部822，具有分別以晶體管PT91至PT96置換圖7所示第3實(shí)施方式的邏輯合成電路部812的晶體管NT91至NT96的電路構(gòu)成。此外，第4實(shí)施方式的連接于第2段的柵極線的邏輯合成電路部823，具有分別以晶體管PT101至PT106置換圖7所示第3實(shí)施方式的邏輯合成電路部813的晶體管NT101至NT106的電路構(gòu)成。此外，在第4實(shí)施方式中，邏輯合成電路部821至823的晶體管PT83、PT93及PT103的源極連接于正側(cè)電位VDD。
接著，參照圖9及圖10，就第4實(shí)施方式的V驅(qū)動器的動作加以說明。在該第4實(shí)施方式的V驅(qū)動器中，分別輸入使圖8所示第3實(shí)施方式的開始信號STV、時鐘信號CKV1、CKV2及使能信號ENB的H電平與L電平反轉(zhuǎn)的波形信號，來作為開始信號STV、時鐘信號CKV1、CKV2及使能信號ENB。借此方式，由第3實(shí)施方式的移位寄存器電路部521至525，是分別輸出有具有使由圖7所示第3實(shí)施方式的移位寄存器電路部511至515輸出的移位信號SR1至SR5及輸出信號SR11至SR15的H電平與L電平反轉(zhuǎn)的波形信號。此外，由第4實(shí)施方式的邏輯合成電路部821至823，是輸出有具有使由圖7所示第3實(shí)施方式的邏輯合成電路部811至813輸出的移位輸出信號Dummy、Gate1及Gate2的H電平與L電平反轉(zhuǎn)的波形信號。該第4實(shí)施方式的V驅(qū)動器的上述以外的動作，是與圖7所示上述第3實(shí)施方式的V驅(qū)動器的動作相同。
其中，在第4實(shí)施方式中，在晶體管PT4、PT14、PT24、PT34及PT44的柵極與源極之間，分別連接電容C3、C13、C23、C33及C43，同時，將負(fù)側(cè)電位VBB供應(yīng)至晶體管PT4、PT14、PT24、PT34及PT44的漏極，借此進(jìn)行以下動作。例如，于第2段的移位寄存器電路部522中，響應(yīng)時鐘信號CKV2而使晶體管PT14導(dǎo)通時，為了維持連接有電容C13的晶體管PT14的柵極-源極間電壓，晶體管PT14的柵極電位(移位信號SR2的電位)隨著晶體管PT14的源極電位的下降而下降。此外，于第3段的移位寄存器電路部523中，響應(yīng)時鐘信號CKV1而使晶體管PT24導(dǎo)通時，為了維持連接有電容C23的晶體管PT24的柵極-源極間電壓，晶體管PT24的柵極電位(移位信號SR3的電位)隨著晶體管PT24的源極電位的下降而下降。如上所述，晶體管PT14的柵極電位(移位信號SR2的電位)與晶體管PT24的柵極電位(移位信號SR3的電位)下降至比VBB還低臨限值電壓(Vt)以上的預(yù)定電壓(Vα)份的電位，因此，將具有比VBB-Vt還低的電位(VBB-Vα)的移位信號SR2及SR3分別供應(yīng)至連接于假柵極線的邏輯合成電路部821的晶體管PT81及晶體管PT82的柵極。借此方式，可抑制經(jīng)由邏輯合成電路部821的晶體管PT81及PT82而輸出至假柵極線的移位輸出信號Dummy的電位，僅由VBB上升晶體管PT81及PT82的臨限值電壓(Vt)份。
此外，在第4實(shí)施方式中，如上所述，設(shè)置重置晶體管PT39及PT49，同時，響應(yīng)開始信號STV而使晶體管PT39及PT49導(dǎo)通，借此可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋翓艠O線等，而可獲得與上述第3實(shí)施方式相同的效果。
第5實(shí)施方式參照圖11，在本第5實(shí)施方式中，進(jìn)行說明于上述第1實(shí)施方式中，將共通的使能信號供應(yīng)至連接于輸出有第3段以后移位寄存器電路部的輸出信號的節(jié)點(diǎn)的晶體管的漏極的情形。
亦即，如圖11所示，在本第5實(shí)施方式的V驅(qū)動器中設(shè)有多段的移位寄存器電路部531至535；掃描方向切換電路部630；輸入信號切換電路部730；多段的邏輯合成電路部831至833；以及電路部911。其中，在圖11中，為簡化圖示，雖僅圖示5段份的移位寄存器電路部531至535及3段份的邏輯合成電路部831至833，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。
接著，第1段的移位寄存器電路部531是由具有與圖2所示第1實(shí)施方式的第1段移位寄存器電路部51的第1電路部51a及第2電路部51b相同電路構(gòu)成的第1電路部531a及第2電路部531b所構(gòu)成。此外，第2段的移位寄存器電路部532是由具有與圖2所示第1實(shí)施方式的第2段移位寄存器電路部52的第1電路部52a及第2電路部52b相同電路構(gòu)成的第1電路部532a及第2電路部532b所構(gòu)成。
在此，在第5實(shí)施方式中，分別對于第3段的移位寄存器電路部533、第4段的移位寄存器電路部534及第5段的移位寄存器電路部535，連接有使能信號線(ENB)。具體而言，第3段的移位寄存器電路部533是由第1電路部533a及第2電路部533b所構(gòu)成。第1電路部533a及第2電路部533b是分別具有與圖2所示第1實(shí)施方式的第3段移位寄存器電路部53的第1電路部53a及第2電路部53b相同的電路構(gòu)成。而在本第5實(shí)施方式中，在晶體管NT24的漏極連接有使能信號線(ENB)。
此外，第4段的移位寄存器電路部534是由第1電路部534a及第2電路部534b所構(gòu)成。第1電路部534a及第2電路部534b分別具有與圖2所示第1實(shí)施方式的第4段移位寄存器電路部54的第1電路部54a及第2電路部54b相同的電路構(gòu)成。而在本第5實(shí)施方式中，在晶體管NT34的漏極連接有使能信號線(ENB)。此外，第5段的移位寄存器電路部535是由第1電路部535a及第2電路部535b所構(gòu)成。第1電路部535a及第2電路部535b是分別具有與圖2所示第1實(shí)施方式的第5段移位寄存器電路部55的第1電路部55a及第2電路部55b相同的電路構(gòu)成。而在本第5實(shí)施方式中，在晶體管NT44的漏極連接有使能信號線(ENB)。
此外，掃描方向切換電路部630具有與圖2所示第1實(shí)施方式的掃描方向切換電路部60相同的電路構(gòu)成。此外，第5實(shí)施方式的輸入信號切換電路部730具有與圖2所示第1實(shí)施方式的輸入信號切換電路部70相同的電路構(gòu)成。此外，第5實(shí)施方式的邏輯合成電路部831至833具有與圖2所示第1實(shí)施方式的邏輯合成電路部81至83相同的電路構(gòu)成。而且，邏輯合成電路部831至833分別具備具有與圖2所示第1實(shí)施方式的電位固定電路部81a至83a相同電路構(gòu)成的電位固定電路部831a至833a。此外，電路部911具有與圖2所示第1實(shí)施方式的電路部91相同的電路構(gòu)成。
接著，參照圖11及圖12，說明第5實(shí)施方式的V驅(qū)動器的動作。
本第5實(shí)施方式的V驅(qū)動器的動作，基本上與上述第1實(shí)施方式的V驅(qū)動器的動作相同。但是，在本第5實(shí)施方式的V驅(qū)動器中，與上述第1實(shí)施方式不同的是，將共通的使能信號ENB供應(yīng)至連接于輸出有第3段以后移位寄存器電路部533至535的輸出信號SR13至SR15的節(jié)點(diǎn)ND3的晶體管NT24至NT44的漏極。
具體而言，第1段及第2段的移位寄存器電路部531及532(參照圖1 1)的動作與圖2所示第1實(shí)施方式的第1段及第2段的移位寄存器電路部51及52的動作相同。接著，由第2段的移位寄存器電路部532將H電平(VDD+Vα)的移位信號SR2輸入至晶體管NT66的漏極。借此方式，通過將VDD的電位的掃描方向切換信號CSV輸入至柵極而呈導(dǎo)通的晶體管NT66的源極電位是成為(VDD-Vt)的電位。因此，將(VDD-Vt)的電位輸入至第3段的移位寄存器電路部533的晶體管NT27的柵極。
此外，將H電平(VDD)的輸出信號SR12輸入至晶體管NT21的柵極。此外，對于晶體管NT22的柵極是由第4段的移位寄存器電路部534輸入有L電平的移位信號SR4。借此方式，晶體管NT21及NT27呈導(dǎo)通狀態(tài)，同時，晶體管NT22呈不導(dǎo)通狀態(tài)。因此，經(jīng)由晶體管NT21而由負(fù)側(cè)電位VBB供應(yīng)L電平的電位，借此使第3段移位寄存器電路部533的節(jié)點(diǎn)ND1的電位下降至L電平。借此方式，晶體管NT25及NT26呈不導(dǎo)通狀態(tài)。在該狀態(tài)下，輸入至晶體管NT27的漏極的時鐘信號CKV1由L電平上升至H電平。借此方式，第3段移位寄存器電路部533的節(jié)點(diǎn)ND2的電位上升為H電平，因此，晶體管NT24呈導(dǎo)通狀態(tài)。此時，由于對晶體管NT24的漏極供應(yīng)有L電平的使能信號ENB，因此，晶體管NT24的源極電位(節(jié)點(diǎn)ND3的電位)保持在L電平。
之后，在第5實(shí)施方式中，使能信號ENB的電位由L電平上升至H電平。借此方式，第3段移位寄存器電路部533的節(jié)點(diǎn)ND3的電位上升至H電平。此時，為了通過電容C23來維持晶體管NT24的柵極-源極間電壓，第3段移位寄存器電路部533的節(jié)點(diǎn)ND2的電位伴隨著節(jié)點(diǎn)ND3的電位的上升而激活而借此上升。借此方式，第3段移位寄存器電路部533的節(jié)點(diǎn)ND2的電位上升至比VDD還高臨限值電壓(Vt)以上的預(yù)定電壓(Vβ)份的電位(VDD+Vβ＞VDD+Vt)。其中，此時節(jié)點(diǎn)ND2的電位(VDD+Vβ)為于第1段及第2段的移位寄存器電路部511及512中，比上升后的節(jié)點(diǎn)ND2的電位(VDD+Vα)更高的電位。接著，由第3段移位寄存器電路部533的節(jié)點(diǎn)ND2輸出具有VDD+Vt以上的電位(VDD+Vβ)的H電平移位信號SR3。接著，即使于第4段以后的移位寄存器電路部534及535中，亦通過與上述第3段移位寄存器電路部533相同的動作，輸出具有比由上述第1實(shí)施方式的移位寄存器電路部輸出的H電平(VDD+Vα)移位信號更高的VDD+Vt以上電位(VDD+Vβ)的H電平移位信號SR3及SR4。
接著，第3段移位寄存器電路部533的H電平(VDD+Vβ＞VDD+Vt)移位信號SR3分別被輸入至晶體管NT63及NT68的漏極。借此方式，通過將VDD的電位的掃描方向切換信號CSV輸入至柵極而呈導(dǎo)通的晶體管NT63及NT68的源極電位一同成為(VDD-Vt)的電位。因此，對于第2段移位寄存器電路部532的晶體管NT12的柵極及第4段移位寄存器電路部534的晶體管NT37的柵極，輸入有(VDD-Vt)的電位。在該狀態(tài)下，由于時鐘信號CKV2由L電平(VBB)上升至H電平(VDD)，于第2段的移位寄存器電路部532的晶體管NT12中，一面通過電容C12保持柵極-源極間電壓，柵極電位一面由(VDD-Vt)上升VDD與VBB的電位差份。借此方式來抑制發(fā)生在晶體管NT12的節(jié)點(diǎn)ND1側(cè)的電位，由VDD下降晶體管NT12的臨限值電壓(Vt)份。因而抑制在第2段移位寄存器電路部532的節(jié)點(diǎn)ND1所產(chǎn)生的H電平的電位下降。此外，由于在對第4段移位寄存器電路部534的晶體管NT37的柵極輸入(VDD-Vt)的電位的狀態(tài)下，時鐘信號CKV2由L電平(VBB)上升至H電平(VDD)，因而在晶體管NT37中，一面通過電容C34保持柵極-源極間電壓，柵極電位一面由(VDD-Vt)上升VDD與VBB的電位差份。借此方式來抑制發(fā)生在晶體管NT37的節(jié)點(diǎn)ND2側(cè)的電位，由VDD下降晶體管NT37的臨限值電壓(Vt)份。因而抑制在第4段移位寄存器電路部534的節(jié)點(diǎn)ND2所產(chǎn)生的H電平的電位下降。如上所述，于各段的移位寄存器電路部中，當(dāng)節(jié)點(diǎn)ND1或ND2的電位隨著時鐘信號CKV1或CKV2的電位上升至H電平(VDD)而上升時，可抑制在節(jié)點(diǎn)ND1及ND2所產(chǎn)生的H電平的電位下降。
此外，第3段移位寄存器電路部533的H電平(VDD+Vβ)的移位信號SR3亦被輸入至連接于第1段的柵極線的邏輯合成電路部832的晶體管NT91的柵極。此外，對于連接于第1段的柵極線的邏輯合成電路部832的晶體管NT91的柵極，輸入有第4段移位寄存器電路部534的H電平(VDD+Vβ)的移位信號SR4。借此方式，于連接于第1段的柵極線的邏輯合成電路部832中，當(dāng)輸入至晶體管NT92的漏極的使能信號ENB的電位上升至H電平(VDD)的電位時，可抑制發(fā)生在節(jié)點(diǎn)ND4的電位由VDD下降晶體管NT91及NT92的臨限值電壓(Vt)份。如上所述，于連接于第2段以后的柵極線的邏輯合成電路部中亦相同地，當(dāng)節(jié)點(diǎn)ND4的電位隨著使能信號ENB的電位上升至H電平(VDD)而上升時，可抑制在節(jié)點(diǎn)ND4所產(chǎn)生的H電平的電位下降。借此方式來抑制輸出至各段的柵極線的移位輸出信號Gate1及Gate2的H電平的電位下降。
第5實(shí)施方式的V驅(qū)動器的上述以外的動作，與上述第1實(shí)施方式的V驅(qū)動器的動作相同。
在第5實(shí)施方式中，如上所述，于移位寄存器電路部533至535中，通過將使能信號線連接于晶體管NT24、NT34及NT44的漏極，同時，將時鐘信號CKV1(CKV2)供應(yīng)至柵極，使能信號ENB是在時鐘信號CKV1(CKV2)由L電平上升至H電平之后，由L電平切換成H電平的構(gòu)成，例如于第3段的移位寄存器電路部533中，伴隨著通過時鐘信號CKV1而使晶體管NT24的柵極電位由L電平(VBB)上升至H電平(VDD)，而使晶體管NT24呈導(dǎo)通狀態(tài)之后，可通過使能信號ENB使晶體管NT24的源極電位由L電平(VBB)上升至H電平(VDD)。此外，于第4段的移位寄存器電路部534中，伴隨著通過時鐘信號CKV2而使晶體管NT34的柵極電位由L電平(VBB)上升至H電平(VDD)，而使晶體管NT34呈導(dǎo)通狀態(tài)之后，可通過使能信號ENB使晶體管NT34的源極電位由L電平(VBB)上升至H電平(VDD)。借此方式，可使晶體管NT24的柵極電位僅上升此時晶體管NT34的源極電位的上升份(Vβ)。借此方式，可使晶體管NT34的柵極電位僅上升此時晶體管NT34的源極電位的上升份(Vβ)。借此方式，與晶體管NT24及NT34的漏極連接于固定的正側(cè)電位VDD的情形相較之下，可更加提高移位信號SR3及SR4的電位(VDD+Vβ＞VDD+Vt)，因此，可更加輕易地將移位信號SR3及SR4的電位設(shè)定在比VDD還高臨限值電壓(Vt)以上的電位。這樣，可更輕易地將具有VDD+Vt以上電位的移位信號SR3及SR4分別供應(yīng)至連接于第1段的柵極線的邏輯合成電路部832的晶體管NT91的柵極及NT92的柵極。借此方式，可抑制經(jīng)由邏輯合成電路部832的晶體管NT91及晶體管NT92而輸出至第1段的柵極線的移位輸出信號Gate1的電位僅下降臨限值電壓(Vt)份。
在第5實(shí)施方式中，除了上述效果之外，通過設(shè)置重置晶體管NT39及NT49，同時，響應(yīng)開始信號STV而使晶體管PT39及PT49導(dǎo)通，可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋翓艠O線等，而可獲得與上述第1實(shí)施方式相同的效果。
第6實(shí)施方式參照圖13，在本第6實(shí)施方式中，進(jìn)行說明以p溝道晶體管構(gòu)成上述第5實(shí)施方式的V驅(qū)動器的情形。
亦即，如圖13所示，在本第6實(shí)施方式的V驅(qū)動器中設(shè)有多段的移位寄存器電路部541至545；掃描方向切換電路部640；輸入信號切換電路部740；多段的邏輯合成電路部841至843；以及電路部921。其中，在圖13中，為簡化圖示，雖僅圖示5段份的移位寄存器電路部541至545及3段份的邏輯合成電路部841至843，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。
接著，第1段移位寄存器電路部541是由具有與圖5所示第2實(shí)施方式的第1段移位寄存器電路部501的第1電路部501a及第2電路部501b相同電路構(gòu)成的第1電路部541a及第2電路部541b所構(gòu)成。此外，第2段移位寄存器電路部542是由具有與圖5所示第2實(shí)施方式的第2段移位寄存器電路部502的第1電路部502a及第2電路部502b相同電路構(gòu)成的第1電路部542a及第2電路部542b所構(gòu)成。
在此，在第6實(shí)施方式中，分別對于第3段的移位寄存器電路部543、第4段的移位寄存器電路部544及第5段的移位寄存器電路部545，連接有使能信號線(ENB)。具體而言，第3段的移位寄存器電路部543是由第1電路部543a及第2電路部543b所構(gòu)成。第1電路部543a及第2電路部543b分別具有與圖5所示第2實(shí)施方式的第3段移位寄存器電路部503的第1電路部503a及第2電路部503b相同的電路構(gòu)成。而在本第6實(shí)施方式中，在晶體管PT24的漏極連接有使能信號線(ENB)。
此外，第4段的移位寄存器電路部544是由第1電路部544a及第2電路部544b所構(gòu)成。第1電路部544a及第2電路部544b分別具有與圖5所示第2實(shí)施方式的第4段移位寄存器電路部504的第1電路部504a及第2電路部504b相同的電路構(gòu)成。而在本第6實(shí)施方式中，在晶體管PT34的漏極連接有使能信號線(ENB)。此外，第5段移位寄存器電路部545是由第1電路部545a及第2電路部545b所構(gòu)成。第1電路部545a及第2電路部545b分別具有與圖5所示第2實(shí)施方式的第5段移位寄存器電路部505的第1電路部505a及第2電路部505b相同的電路構(gòu)成。而在本第6實(shí)施方式中，在晶體管PT44的漏極連接有使能信號線(ENB)。
此外，掃描方向切換電路部640具有與圖5所示第2實(shí)施方式的掃描方向切換電路部600相同的電路構(gòu)成。此外，輸入信號切換電路部740具有與圖5所示第2實(shí)施方式的輸入信號切換電路部700相同的電路構(gòu)成。此外，邏輯合成電路部841至843分別具有與圖5所示第2實(shí)施方式的邏輯合成電路部801至803相同的電路構(gòu)成。而且，邏輯合成電路部841至843分別具備具有與圖5所示第2實(shí)施方式的電位固定電路部801a至803a相同電路構(gòu)成的電位固定電路部841a至843a。此外，電路部921具有與圖5所示第2實(shí)施方式的電路部901相同的電路構(gòu)成。
圖14是用以說明本發(fā)明第6實(shí)施方式的液晶顯示裝置的V驅(qū)動器的動作的電壓波形圖。接著，參照圖13及圖14，說明第6實(shí)施方式的V驅(qū)動器的動作。在本第6實(shí)施方式的V驅(qū)動器中，分別輸入使圖12所示第5實(shí)施方式的開始信號STV、時鐘信號CKV1、CKV2、使能信號ENB及反轉(zhuǎn)使能信號XENB的H電平與L電平反轉(zhuǎn)的波形信號，來作為開始信號STV、時鐘信號CKV1、CKV2、使能信號ENB及反轉(zhuǎn)使能信號XENB。借此方式，由第6實(shí)施方式的移位寄存器電路部541至545，是輸出有具有使由圖11所示第5實(shí)施方式的移位寄存器電路部531至535輸出的移位信號SR1至SR5的H電平與L電平反轉(zhuǎn)的波形信號。此外，由第6實(shí)施方式的邏輯合成電路部841至843，是輸出有具有使由圖11所示第5實(shí)施方式的邏輯合成電路部831至833輸出的移位輸出信號Dummy、Gate1及Gate2的H電平與L電平反轉(zhuǎn)的波形信號。本第6實(shí)施方式的V驅(qū)動器的上述以外的動作，與圖11所示上述第5實(shí)施方式的V驅(qū)動器的動作相同。
在第6實(shí)施方式中，如上所述，設(shè)置重置晶體管PT39及PT49，同時，響應(yīng)開始信號STV而使晶體管PT39及PT49導(dǎo)通，借此可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋翓艠O線等，而可獲得與上述第5實(shí)施方式相同的效果。
其中，在第6實(shí)施方式中，將時鐘信號CKV1(CKV2)供應(yīng)至移位寄存器電路部543至545的晶體管PT24、PT34及PT44的柵極，同時，將切換成H電平(VDD)與L電平(VBB)的使能信號ENB供應(yīng)至漏極，借此進(jìn)行以下動作。例如，于第3段的移位寄存器電路部543中，通過時鐘信號CKV1使晶體管PT24呈導(dǎo)通狀態(tài)之后，通過使能信號ENB使晶體管PT24的源極電位由VDD下降至VBB，因此，可使晶體管PT24的柵極電位僅下降其電位的下降份(Vβ)。此外，于第4段的移位寄存器電路部544中，通過時鐘信號CKV2使晶體管PT34呈導(dǎo)通狀態(tài)之后，通過使能信號ENB使晶體管PT34的源極電位由VDD下降至VBB，因此，使晶體管PT34的柵極電位僅下降其電位的下降份(Vβ)。借此方式，與晶體管PT24及PT34的漏極連接于固定的負(fù)側(cè)電位VBB的情形相較之下，可更加降低移位信號SR3及SR4的電位(VBB-Vβ＜VBB-Vt)，因此，可更輕易地將移位信號SR3及SR4的電位設(shè)定在比VBB還低臨限值電壓(Vt)以上的電位。這樣，可更輕易地將具有VBB-Vt以下的電位(VBB-Vβ)的移位信號SR3及SR4分別供應(yīng)至連接于第1段的柵極線的邏輯合成電路部842的晶體管PT91及PT93的柵極。借此方式，可抑制經(jīng)由邏輯合成電路部842的晶體管PT91及PT92而輸出至第1段的柵極線的移位輸出信號Gate1的電位僅上升臨限值電壓(Vt)份。
第7實(shí)施方式參照圖15，在本第7實(shí)施方式中，進(jìn)行說明于圖1所示第1實(shí)施方式的液晶顯示裝置中，將本發(fā)明應(yīng)用在用以驅(qū)動(掃描)漏極線的H驅(qū)動器的情形。
如圖15所示，與圖2所示第1實(shí)施方式的V驅(qū)動器5相同地，在本第7實(shí)施方式的液晶顯示裝置的H驅(qū)動器4的內(nèi)部設(shè)有多段的移位寄存器電路部51至55；掃描方向切換電路部60；輸入信號切換電路部70；以及多段的邏輯合成電路部81至83。其中，在圖15中，為簡化圖示，雖僅圖示5段份的移位寄存器電路部51至55及3段份的邏輯合成電路部81至83，但在實(shí)際上設(shè)有對應(yīng)像素數(shù)的數(shù)量的移位寄存器電路部及邏輯合成電路部。而且，在本第7實(shí)施方式中，連接有邏輯合成電路部81至83與水平開關(guān)3。具體而言，水平開關(guān)3包含數(shù)量與邏輯合成電路部81至83的段數(shù)相對應(yīng)的n溝道晶體管NT121至123。以下，n溝道晶體管NT121至123分別稱為晶體管NT121至123。
接著，晶體管NT121的源極連接于假柵極線，同時，漏極連接于視頻信號線(Video)。該晶體管NT121的柵極連接于邏輯合成電路部81的節(jié)點(diǎn)ND4。此外，晶體管NT122的源極連接于第1段的漏極線，同時，漏極連接于視頻信號線(Video)。該晶體管NT122的柵極連接于邏輯合成電路部82的節(jié)點(diǎn)ND4。此外，晶體管NT123的源極連接于第2段的漏極線，同時，漏極連接于視頻信號線(Video)。該晶體管NT123的柵極連接于邏輯合成電路部83的節(jié)點(diǎn)ND4。而且，第7實(shí)施方式的H驅(qū)動器4中，供應(yīng)有開始信號STH、掃描方向切換信號CSH、反轉(zhuǎn)掃描方向切換信號XCSH、時鐘信號CKH1及CKH2，來取代于圖2所示第1實(shí)施方式的V驅(qū)動器5中所供應(yīng)的開始信號STV、掃描方向切換信號CSV、反轉(zhuǎn)掃描方向切換信號XCSV、時鐘信號CKV1及CKV2。其中，所述開始信號STV、掃描方向切換信號CSH、反轉(zhuǎn)掃描方向切換信號XCSH、時鐘信號CKH1及CKH2的波形分別與上述第1實(shí)施方式的開始信號STV、掃描方向切換信號CSV、反轉(zhuǎn)掃描方向切換信號XCSV、時鐘信號CKV1及CKV2的波形相同。
接著，參照圖15，說明第7實(shí)施方式的H驅(qū)動器的移位寄存器電路部的動作。本第7實(shí)施方式的H驅(qū)動器4中，由各段的邏輯合成電路部81至83依序輸出有與上述第1實(shí)施方式的移位輸出信號Dummy、Gate1及Gate2相對應(yīng)的H電平的移位輸出信號Dummy、Drain1及Drain2。而該移位輸出信號Dummy、Drain1及Drain2分別被輸入至所對應(yīng)水平開關(guān)3的晶體管NT121至NT123的柵極。借此方式，水平開關(guān)3的各段的晶體管NT121至NT123依序呈導(dǎo)通狀態(tài)。因此，由視頻信號線(Video)將影像信號經(jīng)由水平開關(guān)3的各段的晶體管NT121至NT123依序輸出至各段的漏極線。本第7實(shí)施方式的H驅(qū)動器4的上述以外的動作，與圖2所示上述第1實(shí)施方式的V驅(qū)動器5的動作相同。
在第7實(shí)施方式中，如上所述，通過設(shè)置重置晶體管NT39及NT49，同時，響應(yīng)開始信號STV而使晶體管NT39及NT49導(dǎo)通，可抑制在意料之外的時序?qū)⒂跋裥盘栞敵鲋谅O線等，而可獲得與上述第1實(shí)施方式相同的效果。
第8實(shí)施方式參照圖16，在本第8實(shí)施方式中，進(jìn)行說明將本發(fā)明應(yīng)用在含有具有n溝道晶體管的像素的有機(jī)EL顯示裝置的情形。
亦即，如圖16所示，在本第8實(shí)施方式中，在基板1b上形成有顯示部102。在該顯示部102是以矩陣狀配置有像素120，該像素120包含n溝道晶體管121及122(以下稱為晶體管121及122)；補(bǔ)助電容123；陽極124；陰極125；夾在陽極124與陰極125之間的有機(jī)EL組件126。其中，在圖16的顯示部102中顯示1像素份的構(gòu)成。而晶體管121的源極連接于晶體管122的柵極與補(bǔ)助電容123的一方的電極，同時，漏極連接于漏極線。該晶體管121的柵極連接于柵極線。此外，晶體管122的源極連接于陽極124，同時，漏極連接于電流供應(yīng)線(未圖示)。
此外，H驅(qū)動器4內(nèi)部的電路構(gòu)成與圖1 5所示第7實(shí)施方式的H驅(qū)動器4的電路構(gòu)成相同。此外，V驅(qū)動器5內(nèi)部的電路構(gòu)成與圖2所示第1實(shí)施方式的V驅(qū)動器5的電路構(gòu)成相同。第8實(shí)施方式有機(jī)EL顯示裝置的這些以外部分的構(gòu)成與圖1所示第1實(shí)施方式的液晶顯示裝置相同。
在第8實(shí)施方式中，通過如上所述的構(gòu)成，于有機(jī)EL顯示裝置中，可抑制在意料之外的時序?qū)⒂跋裥盘栞敵鲋翓艠O線，同時，可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋谅O線等，而可獲得與上述第1實(shí)施方式及第7實(shí)施方式相同的效果。
第9實(shí)施方式參照圖17，在本第9實(shí)施方式中，進(jìn)行說明將本發(fā)明應(yīng)用在含有具有p溝道晶體管的像素的有機(jī)EL顯示裝置的情形。
亦即，如圖17所示，在本第9實(shí)施方式中，在基板1c上形成有顯示部102a。在該顯示部102a是以矩陣狀配置有像素120a，該像素120a包含p溝道晶體管121a及122a(以下稱為晶體管121a及122a)；補(bǔ)助電容123a；陽極124a；陰極125a；夾在陽極124a與陰極125a之間的有機(jī)EL組件126a。其中，在圖17的顯示部102a中顯示1像素份的構(gòu)成。而晶體管121a的源極連接于漏極，同時，漏極連接于晶體管122a的柵極與補(bǔ)助電容123a的一方的電極。該晶體管121a的柵極連接于柵極線。此外，晶體管122a的源極連接于電流供應(yīng)線(未圖示)，同時，漏極連接于陽極124a。
此外，V驅(qū)動器5a內(nèi)部的電路構(gòu)成與圖5所示第2實(shí)施方式的V驅(qū)動器5a的電路構(gòu)成相同。第9實(shí)施方式有機(jī)EL顯示裝置的這些以外部分的構(gòu)成與圖4所示第2實(shí)施方式的液晶顯示裝置相同。
在第9實(shí)施方式中，通過如上所述的構(gòu)成，于有機(jī)EL顯示裝置中，可抑制在意料之外的時序?qū)⒁莆惠敵鲂盘栞敵鲋翓艠O線等，而可獲得與上述第2實(shí)施方式相同的效果。
此外，這里所揭示的實(shí)施方式均為例示，而非加以限制。本發(fā)明的范圍由權(quán)利要求書所揭示，而非上述實(shí)施方式的說明，另外，包含與權(quán)利要求書同等涵義以及范圍內(nèi)的所有變更。
例如，在上述第1至第9實(shí)施方式中，雖例示將本發(fā)明應(yīng)用在液晶顯示裝置以及有機(jī)EL顯示裝置，但本發(fā)明并非局限于此，亦可應(yīng)用在液晶顯示裝置及有機(jī)EL顯示裝置以外的顯示裝置。
此外，在上述第1至第7實(shí)施方式中，雖說明將本發(fā)明僅應(yīng)用在V驅(qū)動器或H驅(qū)動器的任一方的例子，但本發(fā)明并非局限于此，亦可將本發(fā)明應(yīng)用在V驅(qū)動器及H驅(qū)動器的雙方。
此外，在上述第7實(shí)施方式中，雖顯示均以n溝道晶體管構(gòu)成用在本發(fā)明H驅(qū)動器的晶體管的例子，但本發(fā)明并非局限于此，亦可均以p溝道晶體管構(gòu)成用在本發(fā)明H驅(qū)動器的晶體管。
此外，于使用n溝道晶體管的第1、第3、第5、第7及第8實(shí)施方式中，亦可通過n溝道晶體管構(gòu)成所有的電容。此外，于使用p溝道晶體管的第2、第4、第6及第9實(shí)施方式中，亦可通過p溝道晶體管構(gòu)成所有的電容。
權(quán)利要求
1.一種顯示裝置，具備移位寄存器電路，該移位寄存器電路包含第1移位寄存器電路部，用以輸出第1移位信號；第2移位寄存器電路部，配置在前述第1移位寄存器電路部的下一段，并用以輸出第2移位信號；以及邏輯合成電路部，由以第1電位導(dǎo)通的多個第1導(dǎo)電型的晶體管所構(gòu)成，輸入有前述第1移位信號以及前述第2移位信號，同時，將前述第1移位信號與前述第2移位信號予以邏輯合成而輸出移位輸出信號，而且前述第1移位寄存器電路部及前述第2移位寄存器電路部的至少一方包含重置晶體管，用以響應(yīng)預(yù)定的驅(qū)動信號，而將輸出有前述第1移位信號或前述第2移位信號的節(jié)點(diǎn)的電位重置為前述邏輯合成電路部的晶體管不導(dǎo)通的第2電位。
2.根據(jù)權(quán)利要求1所述的顯示裝置，其中，前述第1移位寄存器電路部及前述第2移位寄存器電路部雙方均包含前述重置晶體管。
3.根據(jù)權(quán)利要求1所述的顯示裝置，其中，前述預(yù)定的驅(qū)動信號是用以使前述移位寄存器電路開始掃描的開始信號。
4.根據(jù)權(quán)利要求1所述的顯示裝置，其中，前述第1移位寄存器電路部及前述第2移位寄存器電路部的至少一方包含前段的第1電路部及后段的第2電路部，前述第2電路部包含第1導(dǎo)電型的第1晶體管，該第1晶體管連接于前述第2電位側(cè)與輸出有前述第1移位信號或前述第2移位信號的節(jié)點(diǎn)之間，同時其柵極連接于前述第1電路部的輸出節(jié)點(diǎn)，前述重置晶體管具有響應(yīng)前述預(yù)定的驅(qū)動信號而將前述第1電路部的輸出節(jié)點(diǎn)重置為前述第1電位的功能，響應(yīng)由前述重置晶體管將前述第1電路部的輸出節(jié)點(diǎn)重置為前述第1電位，而使前述第1晶體管呈導(dǎo)通狀態(tài)，借此使輸出有前述第2電路部的前述第1移位信號或前述第2移位信號的節(jié)點(diǎn)重置為前述第2電位。
5.根據(jù)權(quán)利要求4所述的顯示裝置，其中，前述重置晶體管連接于前述第1電位側(cè)與前述第1電路部的輸出節(jié)點(diǎn)之間，同時其柵極連接于供應(yīng)前述預(yù)定驅(qū)動信號的第1驅(qū)動信號線。
6.根據(jù)權(quán)利要求5所述的顯示裝置，其中，前述第1驅(qū)動信號線是供應(yīng)開始信號的開始信號線，該開始信號是作為前述預(yù)定的驅(qū)動信號且用以使前述移位寄存器電路開始掃描。
7.根據(jù)權(quán)利要求1所述的顯示裝置，其中，前述邏輯合成電路部的晶體管包含第2晶體管，其源極/漏極的一方連接于用以供應(yīng)切換成前述第1電位與前述第2電位的第1信號的第1信號線，并對該第2晶體管的柵極輸入有前述第1移位信號；以及第3晶體管，其源極/漏極的一方連接于前述第2晶體管的源極/漏極的另一方，并對該第3晶體管的柵極輸入有前述第2移位信號，當(dāng)前述第1移位信號及前述第2移位信號為前述第1電位時，使前述第2晶體管及前述第3晶體管呈導(dǎo)通狀態(tài)，同時，由前述第1信號線供應(yīng)前述第1電位的前述第1信號至前述第2晶體管的源極/漏極的一方，借此通過前述第2晶體管及前述第3晶體管而輸出前述第1電位的前述移位輸出信號，當(dāng)前述第1移位信號由前述第1電位變化成前述第2電位時，由前述第1信號線供應(yīng)前述第2電位的前述第1信號至前述第2晶體管的源極/漏極的一方，借此通過前述第2晶體管及前述第3晶體管而輸出前述第2電位的前述移位輸出信號。
8.根據(jù)權(quán)利要求7所述的顯示裝置，其中，在前述第1信號為前述第2電位的期間，將前述移位輸出信號強(qiáng)制性地保持在前述第2電位。
9.根據(jù)權(quán)利要求7所述的顯示裝置，其中，前述邏輯合成電路部包含電位固定電路部，以在前述第1移位信號由前述第1電位變化成前述第2電位之后，將前述移位輸出信號固定在前述第2電位。
10.根據(jù)權(quán)利要求7所述的顯示裝置，其中，前述第1移位寄存器電路部包含第4晶體管，對于其漏極至少供應(yīng)前述第1電位，同時，其柵極連接于輸出有前述第1移位信號的節(jié)點(diǎn)；以及第1電容，連接于前述第4晶體管的柵極-源極之間，前述第2移位寄存器電路部包含第5晶體管，對于其漏極至少供應(yīng)前述第1電位，同時，其柵極連接于輸出有前述第2移位信號的節(jié)點(diǎn)；以及第2電容，連接于前述第5晶體管的柵極-源極之間。
11.根據(jù)權(quán)利要求10所述的顯示裝置，其中，對于前述第4晶體管的漏極連接有用以供應(yīng)切換成前述第1電位與前述第2電位的前述第1信號的前述第1信號線，同時對于柵極供應(yīng)有第1時鐘信號，對于前述第5晶體管的漏極連接有用以供應(yīng)前述第1信號的前述第1信號線，同時對于柵極供應(yīng)有第2時鐘信號，前述第1信號在前述第1時鐘信號由前述第2電位變成前述第1電位之后，以及在前述第2時鐘信號由前述第2電位變成前述第1電位之后，分別由前述第2電位切換成前述第1電位。
12.根據(jù)權(quán)利要求10所述的顯示裝置，其中，對于前述第4晶體管的漏極連接有用以供應(yīng)切換成前述第1電位與前述第2電位的第2信號的第2信號線，同時對于柵極供應(yīng)有第1時鐘信號，對于前述第5晶體管的漏極連接有用以供應(yīng)切換成前述第1電位與前述第2電位的第3信號的第3信號線，同時對于柵極供應(yīng)有第2時鐘信號，前述第2信號在前述第1時鐘信號由前述第2電位變成前述第1電位之后，由前述第2電位切換成前述第1電位，前述第3信號在前述第2時鐘信號由前述第2電位變成前述第1電位之后，由前述第2電位切換成前述第1電位。
13.根據(jù)權(quán)利要求10所述的顯示裝置，其中，前述重置晶體管還具有以下功能響應(yīng)前述預(yù)定的驅(qū)動信號，將前述第4晶體管或前述第5晶體管的源極的電位重置為前述第2電位。
14.根據(jù)權(quán)利要求1所述的顯示裝置，其中，前述移位寄存器電路適用于用以驅(qū)動?xùn)艠O線的移位寄存器電路及用以驅(qū)動漏極線的移位寄存器電路的至少一方。
15.根據(jù)權(quán)利要求1所述的顯示裝置，其中，構(gòu)成前述第1移位寄存器電路部、前述第2移位寄存器電路部及前述邏輯合成電路部的晶體管以及前述重置晶體管具有第1導(dǎo)電型。
16.根據(jù)權(quán)利要求1所述的顯示裝置，其中，前述顯示裝置由液晶顯示裝置及EL顯示裝置的任一方所構(gòu)成。
全文摘要
本發(fā)明提供一種可抑制以意料之外的時序使信號輸出至柵極線或漏極線的顯示裝置。該顯示裝置具備移位寄存器電路部，該移位寄存器電路部包含邏輯合成電路部，其由以第1電位導(dǎo)通的多個第1導(dǎo)電型的晶體管所構(gòu)成，輸入有第1移位信號以及第2移位信號，同時，將第1移位信號與第2移位信號予以邏輯合成而輸出移位輸出信號。而且第1移位寄存器電路部及第2移位寄存器電路部的至少一方包含重置晶體管，用以響應(yīng)預(yù)定的驅(qū)動信號，而將輸出有第1移位信號或第2移位信號的節(jié)點(diǎn)的電位重置為邏輯合成電路部的晶體管不導(dǎo)通的第2電位。
文檔編號G02F1/13GK1838208SQ20061006518
公開日2006年9月27日 申請日期2006年3月27日 優(yōu)先權(quán)日2005年3月25日
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