移位寄存器單元、移位寄存器電路以及顯示裝置的制造方法
【技術領域】
[0001]本實用新型涉及顯示技術領域，更具體地，涉及移位寄存器單元、移位寄存器電路以及顯示裝置。
【背景技術】
[0002]平板顯示器，因其超薄且節(jié)能而被大力推廣使用。多數(shù)平板顯示器中要用到移位寄存器，通過GOA (Gate Drive on Array)方法實現(xiàn)的移位寄存器，即可以省去柵極驅動IC，還能減少一道制作工序，因此不但降低了平板顯示器的制造成本，還在一定程度上縮短了制造周期。
[0003]因此近幾年來GOA技術被廣泛應用于平板顯示器制造。GOA自身的功耗相對普通柵極驅動IC較大，為了降低GOA單元本身的功耗往往采用4個或更多的時鐘(CLK)信號(時鐘信號數(shù)為2的倍數(shù))，同時降低時鐘信號的頻率，從而達到降低功耗的目的。采用該設計每個時鐘周期中高電平時間為掃描一行時間的η倍(η為大于等于2的整數(shù))，兩時序相鄰的時鐘信號間有交疊部分。如圖1所示，每一柵極行的實際充電時間為2Η所標識的階段?；谠摻化B部分，可以對每一柵極行進行提前開啟，待每行真正寫入像素電壓的時候，該柵極行才完全開啟，從而減小了柵極行本身電阻、電容負載所引起的柵極信號上升沿時間(Tr)對充電時間的影響?？紤]到柵極行自身的寄生電容和電阻產(chǎn)生的信號延遲，為保證顯示屏實際工作中每個像素寫入的電壓的正確性，對每一個像素而言，往往需要在柵極信號關閉后數(shù)據(jù)信號才關閉。如圖2所示，柵極信號(Vgate)與數(shù)據(jù)信號(Vdata)關閉的時間差主要取決于柵極行本身電阻、電容負載引起的柵極信號下降沿時間(Tf)JP Tf越大，像素的有效充電時間(Teff)就會越少，如圖2，所示Teff < 1Η。
[0004]圖3示出了一種常用GOA設計方法實現(xiàn)的移位寄存器單元的具體電路圖，圖4示出了多個圖3中的移位寄存器單元的相互連接關系的框圖，其中，各個時鐘信號的時序如圖1所示。在圖3中，晶體管M3和Μ4分別負責對輸出端(OUTPUT)進行充電和放電。當晶體管M3的柵極為高電平且時鐘信號(CLK)也未高電平時，輸出端輸出高電平信號；在完成一行柵極掃描之后，CLK變?yōu)榈碗娖?，復位信?RESET)變?yōu)楦唠娖?，此時晶體管M2和M4開啟，對晶體管M3的柵極和輸出端進行放電。這樣晶體管M3和M4分別處于關閉和開啟的狀態(tài)下，因此只有晶體管M4對輸出端進行放電。如圖4所示，第η個寄存器單元的輸出除了驅動第η行柵極線，還對第η-2個寄存器單元進行復位，并作為第η+2個寄存器單元的輸Ac這樣，通過傳統(tǒng)GOA設計方法實現(xiàn)的寄存器電路，只能減小Tr，從而減小Tr對像素有效充電時間的影響。
[0005]對于高分辨率或高刷新頻率的產(chǎn)品而言，像素的充電時間本身就很少，因此Tf對像素的有效充電時間的影響變得更加明顯。
【實用新型內(nèi)容】
[0006]本實用新型提供了一種移位寄存器單元、一種移位寄存器電路以及一種顯示裝置，用以解決現(xiàn)有技術中由于柵極驅動信號的下降沿時間(Tf)長而導致像素有效充電時間(Teff)短的問題。
[0007]本實用新型的一個方面提供了一種移位寄存器單元，包括:
[0008]充電模塊，一端與所述移位寄存器單元的輸入端連接，另一端與上拉節(jié)點連接，用于接收輸入信號，并在輸入信號的控制下將上拉節(jié)點的電位拉高以產(chǎn)生上拉信號；
[0009]上拉模塊，一端與上拉節(jié)點連接，另一端與所述移位寄存器單元的第一時鐘信號端連接，用于接收所述上拉信號和第一時鐘信號，并且在上拉信號和第一時鐘信號的控制下在上拉階段對所述移位寄存器單元的輸出端進行充電；
[0010]第一下拉控制模塊，一端與所述移位寄存器單元的第二時鐘信號端連接，另一端與所述移位寄存器單元的低電壓端連接，用于接收第二時鐘信號，并在第二時鐘信號的控制下在下拉控制節(jié)點處產(chǎn)生下拉控制信號；
[0011]第二下拉控制模塊，一端與下拉控制節(jié)點連接，另一端與上拉節(jié)點連接，用于接收下拉控制信號，并在下拉控制信號的控制下，在下拉節(jié)點處產(chǎn)生下拉信號；
[0012]第一下拉模塊，一端與所述移位寄存器單元的第一復位端連接，另一端與所述移位寄存器單元的輸出端連接，用于接收第一復位信號并在第一下拉階段在第一復位信號的控制下對所述移位寄存器單元的輸出端進行放電；
[0013]第二下拉模塊，一端與下拉節(jié)點連接，另一端與所述移位寄存器的輸出端連接，用于接收下拉信號，并在下拉信號的控制下在第二下拉階段對所述移位寄存器單元的輸出端進行放電；以及
[0014]復位模塊，一端與所述移位寄存器單元的第二復位端連接，另一端與所述上拉節(jié)點連接，用于接收第二復位信號，并在第二復位信號的控制下對所述上拉節(jié)點進行復位；
[0015]其中，所述上拉模塊在所述第一下拉階段對所述移位寄存器單元的輸出端進行放電。
[0016]優(yōu)選地，所述充電模塊包括第一晶體管，所述第一晶體管的柵極和第一極與所述輸入端連接，第二極與所述上拉節(jié)點連接。
[0017]優(yōu)選地，所述復位模塊包括第二晶體管，所述第二晶體管的柵極與所述第二復位端連接，第一極與所述上拉節(jié)點連接，第二極與低電壓端連接。
[0018]優(yōu)選地，所述上拉模塊包括第三晶體管，所述第三晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一時鐘信號端連接，第二極與所述輸出端連接。
[0019]優(yōu)選地，所述第一下拉模塊包括第四晶體管，所述第四晶體管的柵極與所述第一復位端連接，第一極與所述輸出端連接，第二極與所述低電壓端連接。
[0020]優(yōu)選地，所述第二下拉控制模塊包括第五晶體管和第六晶體管，所述第五晶體管的柵極與所述下拉控制節(jié)點連接，第一極與所述第二時鐘信號端連接，第二極與所述下拉節(jié)點連接；所述第六晶體管的柵極與所述第三晶體管的柵極連接，第一極與所述下拉節(jié)點連接，第二極與所述低電壓端連接。
[0021]優(yōu)選地，所述第一下拉控制模塊包括第七晶體管和第八晶體管，所述第七晶體管的柵極與所述第三晶體管的柵極連接，第一極與所述下拉控制節(jié)點連接，第二極與所述低電壓端連接；所述第八晶體管的柵極和第一極與所述第二時鐘信號連接，第二極與所述下拉控制節(jié)點連接。
[0022]優(yōu)選地，所述第二下拉模塊包括第九晶體管、第十晶體管和第十一晶體管，所述第九晶體管的柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述低電壓端連接；所述第十晶體管的柵極與所述下拉節(jié)點連接，第一極與所述輸出端連接，第二極與所述低電壓端連接；所述第十一晶體管的柵極與所述第二時鐘信號連接，第一極與所述輸出端連接，第二極與所述低電壓端連接。
[0023]優(yōu)選地，所述上拉模塊和所述第一下拉模塊在第一下拉階段同時對所述移位寄存器單元的輸出端放電。
[0024]優(yōu)選地，所述第三晶體管和所述第四晶體管的尺寸大于其他晶體管的尺寸。
[0025]優(yōu)選地，所述第二復位信號相對于所述第一復位信號延遲一條柵極線的實際充電時間的1/2。
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