半導(dǎo)體裝置及電子設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明的一個(gè)方式涉及一種半導(dǎo)體裝置、顯示裝置、顯示模塊及電子設(shè)備。
[0002]注意，本發(fā)明的一個(gè)方式不局限于上述技術(shù)領(lǐng)域。本說明書等所公開的發(fā)明的技術(shù)領(lǐng)域涉及一種物體、方法或制造方法。另外，本發(fā)明的一個(gè)方式涉及一種工序(process)、機(jī)器(machine)、產(chǎn)品(manufacture)或者組合物(composit1n of matter)。由此，更具體地，作為本說明書所公開的本發(fā)明的一個(gè)方式的技術(shù)領(lǐng)域的一個(gè)例子，可以舉出半導(dǎo)體裝置、顯示裝置、發(fā)光裝置、蓄電裝置、存儲(chǔ)裝置、這些裝置的驅(qū)動(dòng)方法或者這些裝置的制造方法。
【背景技術(shù)】
[0003]近年來，對(duì)由具有相同極性的晶體管構(gòu)成的移位寄存器的開發(fā)得到積極地開展。專利文獻(xiàn)I及專利文獻(xiàn)2公開了上述那樣的移位寄存器的技術(shù)。
[0004][專利文獻(xiàn)I]日本專利申請(qǐng)公開2004-103226號(hào)公報(bào)[專利文獻(xiàn)2]日本專利申請(qǐng)公開2005-050502號(hào)公報(bào)
[0005]在專利文獻(xiàn)I的圖7所示的移位寄存器中，通過晶體管M2開啟，輸出電壓V0FF。但是，由于在GOUT [N-1 ]為高電平的期間，晶體管M2關(guān)閉，所以輸出電壓VOFF的期間較短。此外，由于晶體管M2的柵極與晶體管M4的柵極連接，所以在晶體管M2開啟時(shí)晶體管M4也開啟。因此，在G0UT[N-1]為高電平的期間，在晶體管M2開啟時(shí)，移位寄存器不發(fā)揮作用。
[0006]在專利文獻(xiàn)2的圖7所示的移位寄存器中，通過晶體管Q53或晶體管Q56開啟，輸出電壓V0FF。在信號(hào)INl為高電平的期間，晶體管Q53關(guān)閉，但晶體管Q56開啟，由此輸出電壓V0FF。但是，為了實(shí)現(xiàn)上述晶體管的工作，需要兩個(gè)晶體管，即晶體管Q53及晶體管Q56，所以晶體管數(shù)量較多。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的一個(gè)方式的目的之一是提供一種新穎的電路結(jié)構(gòu)。尤其是提供一種能夠應(yīng)用于移位寄存器的一部分或該移位寄存器所包括的時(shí)序電路的一部分的新穎的電路結(jié)構(gòu)。本發(fā)明的一個(gè)方式的目的之一是提供一種延長輸出電壓的期間或能夠?qū)崿F(xiàn)該情況的電路結(jié)構(gòu)。本發(fā)明的一個(gè)方式的目的之一是提供一種延長用來輸出電壓的晶體管開啟的期間或能夠?qū)崿F(xiàn)該情況的電路結(jié)構(gòu)。本發(fā)明的一個(gè)方式的目的之一是減少晶體管數(shù)量。本發(fā)明的一個(gè)方式的目的之一是降低耗電量。本發(fā)明的一個(gè)方式的目的之一是縮小布局面積。本發(fā)明的一個(gè)方式的目的之一是減少制造工序。本發(fā)明的一個(gè)方式的目的之一是降低成本。
[0008]注意，這些目的的記載不妨礙其他目的的存在。此外，本發(fā)明的一個(gè)方式并不需要實(shí)現(xiàn)所有上述目的。另外，可以從說明書、附圖、權(quán)利要求書等的記載得知并抽出上述以外的目的。
[0009]本發(fā)明的一個(gè)方式是包括第一晶體管至第四晶體管的半導(dǎo)體裝置。第一晶體管的源極和漏極中的一個(gè)與第一布線電連接。第一晶體管的源極和漏極中的另一個(gè)與第二布線電連接。第二晶體管的源極和漏極中的一個(gè)與第三布線電連接。第二晶體管的源極和漏極中的另一個(gè)與第二布線電連接。第三晶體管的源極和漏極中的一個(gè)與第三布線電連接。第四晶體管的源極和漏極中的一個(gè)與第三晶體管的源極和漏極中的另一個(gè)電連接。第四晶體管的源極和漏極中的另一個(gè)與第一晶體管的柵極電連接。第四晶體管的柵極與第二晶體管的柵極電連接。
[0010]在上述半導(dǎo)體裝置中，第三晶體管的柵極也可以與第一布線電連接。
[0011 ] 在上述半導(dǎo)體裝置中，第三晶體管的柵極也可以與第四布線電連接。
[0012]在上述半導(dǎo)體裝置中，第四晶體管的W (溝道寬度)/L (溝道長度)也可以比第三晶體管的W/L大。
[0013]在上述半導(dǎo)體裝置中，第四晶體管的半導(dǎo)體層與柵電極重疊的面積也可以比第三晶體管的半導(dǎo)體層與柵電極重疊的面積大。
[0014]在上述半導(dǎo)體裝置中，第一晶體管至第四晶體管中的至少一個(gè)也可以在氧化物半導(dǎo)體中包括溝道形成區(qū)域。
[0015]本發(fā)明的一個(gè)方式可以提供一種新穎的電路結(jié)構(gòu)。
【附圖說明】
[0016]圖1是時(shí)序電路的電路圖；
圖2是時(shí)序電路的時(shí)序圖；
圖3A及圖3B是時(shí)序電路的電路圖；
圖4A及圖4B是時(shí)序電路的電路圖；
圖5A至圖是時(shí)序電路的電路圖；
圖6A至圖6E是時(shí)序電路的電路圖；
圖7A至圖7C是時(shí)序電路的電路圖；
圖8A及圖8B是時(shí)序電路的電路圖；
圖9A及圖9B是時(shí)序電路的電路圖；
圖1OA及圖1OB是時(shí)序電路的電路圖；
圖11是移位寄存器的電路圖；
圖12是移位寄存器的時(shí)序圖；
圖13A至圖13C是示出半導(dǎo)體顯示裝置的結(jié)構(gòu)的圖；
圖14是像素的俯視圖；
圖15是像素的截面圖；
圖16A及圖16B是示出晶體管的截面結(jié)構(gòu)的圖；
圖17是液晶顯不裝置的俯視圖；
圖18是液晶顯示裝置的截面圖；
圖19A至圖19F是電子設(shè)備的圖。
【具體實(shí)施方式】
[0017]下面，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。但是，本發(fā)明不局限于以下說明，而所屬技術(shù)領(lǐng)域的普通技術(shù)人員可以很容易地理解一個(gè)事實(shí)就是本發(fā)明的方式及詳細(xì)內(nèi)容在不脫離其宗旨及其范圍的情況下可以被變換為各種各樣的形式。因此，本發(fā)明不應(yīng)該被解釋為僅局限在以下所示的實(shí)施方式所記載的內(nèi)容中。
[0018]本發(fā)明的一個(gè)方式在其范疇內(nèi)包括所有利用晶體管的半導(dǎo)體裝置，例如，集成電路、RF標(biāo)簽以及半導(dǎo)體顯示裝置等。集成電路在其范疇內(nèi)包括:LSI (Large ScaleIntegrated Circuit:大規(guī)模集成電路),諸如微處理器、圖像處理電路、DSP(DigitalSignal Processor:數(shù)字信號(hào)處理器)或微控制器等；以及可編程邏輯器件(PLD:Programmable Logic Device),諸如 FPGA (Field Programmable Gate Array:現(xiàn)場(chǎng)可編程門陣列)和CPLD (Complex PLD:復(fù)雜可編程邏輯器件)等。此外，半導(dǎo)體顯示裝置在其范疇內(nèi)包括液晶顯示裝置、在每個(gè)像素中具備以有機(jī)發(fā)光元件(OLED)為代表的發(fā)光元件的發(fā)光裝置、電子紙、DMD (Digital Micromirror Device:數(shù)字微鏡裝置)、Η)Ρ (Plasma DisplayPanel:等離子體顯示面板)、FED (Field Emiss1n Display:場(chǎng)致發(fā)射顯示器)等在驅(qū)動(dòng)電路中具有使用半導(dǎo)體膜的電路元件的半導(dǎo)體顯示裝置。
[0019]在本說明書中，半導(dǎo)體顯示裝置在其范疇內(nèi)還包括在各像素中形成有液晶元件或發(fā)光元件等顯示元件的面板及對(duì)該面板安裝了包括控制器的IC等的模塊。
[0020]例如，在本說明書等中，當(dāng)明確地記載“X與Y連接”時(shí)，包括:X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，還包括附圖或文章所示的連接關(guān)系以外的連接關(guān)系，而不局限于指定的連接關(guān)系，例如附圖或文章所示的連接關(guān)系。
[0021]在此，X、Y為對(duì)象物(例如，裝置、元件、電路、布線、電極、端子、導(dǎo)電膜和層等)。
[0022]作為X與Y電連接時(shí)的一個(gè)例子，可以在X與Y之間連接一個(gè)以上的能夠電連接X與Y的元件(例如開關(guān)、晶體管、電容元件、電感器、電阻元件、二極管、顯示元件、發(fā)光元件和負(fù)載等)。另外，開關(guān)具有控制開啟和關(guān)閉的功能。換言之，通過使開關(guān)處于導(dǎo)通狀態(tài)(開啟狀態(tài))或非導(dǎo)通狀態(tài)(關(guān)閉狀態(tài))來控制為是否使電流流過?；蛘?，開關(guān)具有選擇并切換電流路徑的功能。
[0023]作為X與Y在功能上連接時(shí)的一個(gè)例子，可以在X與Y之間連接一個(gè)以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號(hào)轉(zhuǎn)換電路(DA轉(zhuǎn)換電路、AD轉(zhuǎn)換電路、伽馬校正電路等)、電位電平轉(zhuǎn)換電路(電源電路(升壓電路、降壓電路等)、改變信號(hào)的電位電平的電平轉(zhuǎn)移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號(hào)振幅或電流量等的電路、運(yùn)算放大器、差分放大電路、源極跟隨電路、緩沖電路等)、信號(hào)產(chǎn)生電路、存儲(chǔ)電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當(dāng)從X輸出的信號(hào)傳送到Y(jié)時(shí)，也可以說X與Y在功能上是連接著的。
[0024]此外，當(dāng)明確地記載“X與Y連接”時(shí)，包括如下情況:X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；χ與Y在功能上連接的情況(換言之，以中間夾有其他元件或其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當(dāng)明確地記載“電連接”時(shí)，與簡(jiǎn)單地明確記載“連接”的情況相同。
[0025]注意，例如，在晶體管的源極(或第一端子等)通過Zl (或沒有通過Zl)與X電連接、晶體管的漏極(或第二端子等)通過Z2(或沒有通過Z2)與Y電連接的情況下以及在晶體管的源極(或第一端子等)與Zl的一部分直接連接、Zl的另一部分與X直接連接、晶體管的漏極(或第二端子等)與Z2的一部分直接連接、Z2的另一部分與Y直接連接的情況下，可以表達(dá)為如下。
[0026]例如，可以表達(dá)為“X、Y、晶體管的源極(或第一端子等)及晶體管的漏極(或第二端子等)互相電連接，并按X、晶體管的源極(或第一端子等)、晶體管的漏極(或第二端子等)及Y的順序電連接”?；蛘撸梢员磉_(dá)為“晶體管的源極(或第一端子等)與X電連接，晶體管的漏極(或第二端子等)與Y電連接，并按X、晶體管的源極(或第一端子等)、晶體管的漏極(或第二端子等)及Y的順序電連接”?；蛘撸梢员磉_(dá)為“X通過晶體管的源極(或第一端子等)及晶體管的漏極(或第二端子等)與Y電連接，X、晶體管的源極(或第一端子等)、晶體管的漏極(或第二端子等)、γ依次設(shè)置為相互連接”。通過使用與這些例子相同的表達(dá)方法規(guī)定電路結(jié)構(gòu)中的連接順序，可以區(qū)別晶體管的源極(或第一端子等)與晶體管的漏極(或第二端子等)而決定技術(shù)范圍。注意，這些表達(dá)方法是一個(gè)例子，不局限于上述表達(dá)方法。在此，X、Y、Zl及Ζ2為對(duì)象物(例如，裝置、元件、電路、布線、電極、端子、導(dǎo)電膜及層等)。
[0027]晶體管的源極是指用作活性層的半導(dǎo)體膜的一部分的源區(qū)域或與上述半導(dǎo)體膜電連接的源電極。同樣地，晶體管的漏極是指用作活性層的半導(dǎo)體膜的一部分的漏區(qū)域或與上述半導(dǎo)體膜電連接的漏電極。此外，柵極是指柵電極。
[0028]晶體管所包括的“源極”和“漏極”的術(shù)語可根據(jù)晶體管的溝道類型及施加到各端子的電位的高低互換使用。一般而言，在η溝道型晶體管中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為漏極。在P溝道型晶體管中，將被施加低電位的端子稱為漏極，而將被施加高電位的端子稱為源極。在本說明書中，盡管為方便起見在一些情況下假設(shè)源極和漏極是固定的來描述晶體管的連接關(guān)系，但是實(shí)際上源極和漏極的名稱可根據(jù)上述電位關(guān)系而互換。
[0029]實(shí)施方式I
在本實(shí)施方式中，對(duì)時(shí)序電路(也被稱為半導(dǎo)體裝置)進(jìn)行說明。
[0030]參照?qǐng)D1說明時(shí)序電路的結(jié)構(gòu)的一個(gè)例子。圖1是時(shí)序電路的電路圖的一個(gè)例子。圖1的時(shí)序電路包括晶體管101至晶體管107及布線111至布線115。
[0031]圖1所示的晶體管101至晶體管107為N溝道型晶體管。注意，不局限于此，晶體管101至晶體管107也可以為P溝道型晶體管。通過使晶體管101至晶體管107具有相同的導(dǎo)電型，與CMOS電路相比，可以使制造工序簡(jiǎn)化，由此可以降低成本。
[0032]在晶體管101至晶體管107為N溝道型晶體管時(shí)，可以在溝道形成區(qū)域中采用氧化物半導(dǎo)體、非晶硅或微晶硅。由此，與在溝道形成區(qū)域中采用多晶硅的情況相比，可以使制造工序簡(jiǎn)化，由此可以降低成本。尤其是，由于當(dāng)在溝道形成區(qū)域中采用氧化物半導(dǎo)體時(shí)，晶體管101至晶體管107的關(guān)態(tài)電流(off-state current)能夠變得極小,所以可以降低耗電量。
[0033]對(duì)各晶體管的連接關(guān)系進(jìn)行說明。晶體管101的第一端子與布線111連接，第二端子與布線112連接。晶體管102的第一端子與布線113連接，第二端子與布線112連接。晶體管103的第一端子與布線113連接，柵極與布線111連接。晶體管104的第一端子與晶體管103的第二端子連接，第二端子與晶體管101的柵極連接，柵極與晶體管102的柵極連接。晶體管105的第一端子與布線114連接，第二端子與晶體管101的柵極連接，柵極與布線115連接。晶體管106的第一端子與布線115連接，第二端子與晶體管102的柵極連接，柵極與布線115連接。晶體管107的第一端子與布線113連接，第二端子與晶體管102的柵極連接，柵極與晶體管101的柵極連接。如此，可以提供一種新穎的電路結(jié)構(gòu)。
[0034]將晶體管101的柵極稱為節(jié)點(diǎn)NI，且將晶體管102的柵極稱為節(jié)點(diǎn)N2。
[0035]對(duì)輸入到各布線的信號(hào)或電壓的一個(gè)例子進(jìn)行說明。對(duì)布線111輸入信號(hào)CK1，對(duì)布線113輸入電壓VSS，對(duì)布線114輸入信號(hào)SP，對(duì)布線115輸入信號(hào)CK2。并且，基于信號(hào)CKl、信號(hào)CK2及信號(hào)SP將信號(hào)OUT輸出至布線112。信號(hào)CKl及信號(hào)CK2可以是時(shí)鐘信號(hào)。信號(hào)CKl的信號(hào)CK2的相位彼此不同。信號(hào)SP可以是起始脈沖(也稱為置位信號(hào))。電壓VSS可以是電源電壓或接地電壓。信號(hào)OUT為時(shí)序電路的輸出信號(hào)。
[0036]此外，為了方便起見，在信號(hào)CKl、信號(hào)CK2及信號(hào)SP中，高電平電位為VDD (VDD >VSS)，且低電平電位為VSS。
[0037]注意，在本發(fā)明的一個(gè)方式的范疇內(nèi)還包括不對(duì)各布線輸入信號(hào)或電壓等的情況。例如，各布線是上述信號(hào)或電壓能夠被輸入的布線即可。
[0038]對(duì)各晶體管所具有的功能進(jìn)行說明。
[0039]晶體管101根據(jù)節(jié)點(diǎn)NI的電位控制布線111與布線112的導(dǎo)通或非導(dǎo)通。并且，晶體管101根據(jù)節(jié)點(diǎn)NI的電位將信號(hào)CKl供應(yīng)給布線112，來使信號(hào)OUT設(shè)定為高電平。
[0040]晶體管102根據(jù)節(jié)點(diǎn)N2的電位控制布線113與布線112的導(dǎo)通或非導(dǎo)通。并且，晶體管102根據(jù)節(jié)點(diǎn)N2的電位將電壓VSS供應(yīng)給布線112，來使信號(hào)OUT設(shè)定為低電平。
[0041]晶體管103根據(jù)信號(hào)CKl控制布線113與晶體管104的第一端子的導(dǎo)通或非導(dǎo)通。此外，晶體管104根據(jù)節(jié)點(diǎn)N2的電位控制晶體管103的第二端子與節(jié)點(diǎn)NI的導(dǎo)通或非導(dǎo)通。就是說，包括晶體管103及晶體管104的電路根據(jù)信號(hào)CKl及節(jié)點(diǎn)N2的電位控制布線113與節(jié)點(diǎn)NI的導(dǎo)通或非導(dǎo)通。并且，包括晶體管103及晶體管104的電路根據(jù)信號(hào)CKl及節(jié)點(diǎn)N2的電位將電壓VSS供應(yīng)給節(jié)點(diǎn)NI，來將節(jié)點(diǎn)NI的電位設(shè)定為使晶體管101關(guān)閉的值。
[0042]晶體管105根據(jù)信號(hào)CK2控制布線114與節(jié)點(diǎn)NI的導(dǎo)通或非導(dǎo)通。并且，晶體管105根據(jù)信號(hào)CK2將信號(hào)SP供應(yīng)給節(jié)點(diǎn)NI，來將節(jié)點(diǎn)NI的電位設(shè)定為使晶體管101開啟的值。然后，晶體管105通過停止將信號(hào)SP供應(yīng)給節(jié)點(diǎn)NI來使節(jié)點(diǎn)NI處于浮動(dòng)狀態(tài)。
[0043]晶體管106根據(jù)信號(hào)CK2控制布線115與節(jié)點(diǎn)N2的導(dǎo)通或非導(dǎo)通。并且，晶體管106根據(jù)信號(hào)CK2將信號(hào)CK2供應(yīng)給節(jié)點(diǎn)N2，來將節(jié)點(diǎn)N2的電位設(shè)定為使晶體管102及晶體管104開啟的值。
[0044]晶體管107根據(jù)節(jié)點(diǎn)NI的電位控制布線113與節(jié)點(diǎn)N2的導(dǎo)通或非導(dǎo)通。并且，晶體管107根據(jù)節(jié)點(diǎn)NI的電位將電壓VSS供應(yīng)給節(jié)點(diǎn)N2，來將節(jié)點(diǎn)N2的電位設(shè)定為使晶體管102及晶體管104關(guān)閉的值。
[0045]參照?qǐng)D2至圖4B說明圖1的時(shí)序電路的工作的一個(gè)例子。圖2是示出信號(hào)CK1、信號(hào)CK2、信號(hào)SP、節(jié)點(diǎn)NI的電位(Vni)、節(jié)點(diǎn)N2的電位(Vn2)及信號(hào)OUT的一個(gè)例子的時(shí)序圖，圖3A是時(shí)刻tl至t2(也稱為期間Tl)的工作的示意圖，圖3B是時(shí)刻t2至t3 (也稱為期間T2)的工作的示意圖，圖4A是時(shí)刻t3至t4(也稱為期間T3)的工作的示意圖，圖4B是時(shí)刻t4至t5(也稱為期