專(zhuān)利名稱(chēng)：:掃描可測(cè)試邏輯電路的制作方法本發(fā)明涉及一種掃描可測(cè)試(scan-testable)邏輯電路以及一種用于測(cè)試掃描可測(cè)試邏輯電路的方法。美國(guó)專(zhuān)利3,761,695最初公開(kāi)了如圖1描繪的根據(jù)LSSD-設(shè)計(jì)規(guī)則的傳統(tǒng)電路設(shè)計(jì)。LSSD表示電平敏感掃描設(shè)計(jì)。該電路包含兩種不同種類(lèi)的鎖存器14和16。鎖存器16是常規(guī)的d鎖存器。D鎖存器具有一個(gè)輸入d(數(shù)據(jù)輸入)和一個(gè)輸出q(數(shù)據(jù)輸出)。此外，d鎖存器16具有圖1中稱(chēng)為clk2的時(shí)鐘輸入。只要時(shí)鐘輸入clk2為低，輸出q就不呈現(xiàn)圖1中在d鎖存器16輸入d上的值。該鎖存器是“不透明的”，并且來(lái)自于鎖存器16的輸出q保持不變。如果時(shí)鐘輸入clk2為高的狀態(tài)，則D鎖存器就變得“透明”。在這種情況下，輸出q呈現(xiàn)d鎖存器輸入d處的值。這樣，經(jīng)由d鎖存器的信息傳遞與時(shí)鐘clk2的電平同步。圖1中的鎖存器14是可掃描的或可測(cè)試的鎖存器。這意味著為了測(cè)試，信息可以被從外部引入到所述鎖存器。鎖存器14還具有圖1中的d輸入(數(shù)據(jù)輸入)，輸出q和稱(chēng)為clk1的時(shí)鐘輸入。此外，鎖存器14包含輸入ti和輸入te。te表示測(cè)試使能，ti表示測(cè)試輸入。只要到可掃描鎖存器的測(cè)試使能輸入te為低狀態(tài)，圖1中的鎖存器14與圖1中鎖存器16的作用正好相同。只要測(cè)試使能輸入te為低，到鎖存器14的輸入ti對(duì)鎖存器14的輸出q就沒(méi)有影響。一旦測(cè)試使能te為高狀態(tài)，則僅測(cè)試輸入ti可以被鎖存到輸出q。這樣，信息可以從外部源引入到鎖存器14。圖1中的參考符號(hào)10和12指組合邏輯電路。PI表示到組合邏輯電路10的信息輸入，參考符號(hào)PO表示來(lái)自于圖1中組合邏輯電路12的信息輸出。圖1中的時(shí)鐘clk1和clk2是非重疊時(shí)鐘。這意味著只有當(dāng)時(shí)鐘2為低，則時(shí)鐘1為高，反之亦然。圖1中的鎖存器14和16代表移位寄存器。信息通過(guò)鎖存器14和16順序地轉(zhuǎn)移。圖1中的參考符號(hào)10和12代表組合邏輯電路。組合邏輯元件是具有特征為離散狀態(tài)的至少一個(gè)輸出信道和一個(gè)或多個(gè)輸入信道的裝置，以致于在任何瞬時(shí)，每個(gè)輸出信道的狀態(tài)完全地由相同瞬時(shí)的輸入信道的狀態(tài)確定。與此相反，時(shí)序邏輯電路是采用一個(gè)或多個(gè)輸入和一個(gè)或多個(gè)輸出的電路設(shè)計(jì)，它們的狀態(tài)與定義的規(guī)則有關(guān)，所述規(guī)則部分地取決于先前的狀態(tài)。時(shí)序電路的輸出取決于當(dāng)前輸入和先前的輸入。通過(guò)將組合邏輯電路的輸出反饋回到它的輸入，組合邏輯電路被變成時(shí)序電路。輸出狀態(tài)取決于輸入的先前狀態(tài)。邏輯系統(tǒng)的功能單元由組合以及時(shí)序電路組成。盡管計(jì)算程序?qū)τ糜诮M合電路的計(jì)算測(cè)試以及測(cè)試模式(testpattern)是可用的，但是這種程序用于時(shí)序電路是困難的，并且對(duì)于復(fù)雜時(shí)序邏輯電路產(chǎn)生測(cè)試模式的問(wèn)題還沒(méi)有發(fā)現(xiàn)通用的解決方案。因此，有必要的是，應(yīng)該有效地將邏輯系統(tǒng)中的所有時(shí)序電路簡(jiǎn)化為組合電路，從而在電路網(wǎng)絡(luò)上實(shí)現(xiàn)測(cè)試程序。這可以傳統(tǒng)地通過(guò)將鎖存器14和16插入到圖1的電路中實(shí)現(xiàn)。為了測(cè)試模式1中的組合邏輯電路10，必須在預(yù)定時(shí)間點(diǎn)已知到組合邏輯電路的輸入，并且必須同時(shí)測(cè)量輸出。組合邏輯電路10的輸入包含輸入PI，其可以被外部限定，以及由反饋回路提供的輸入。反饋輸入通過(guò)經(jīng)由鎖存器14將測(cè)試輸入轉(zhuǎn)移到鎖存器16而被限定。當(dāng)時(shí)鐘2為低，時(shí)鐘1為高時(shí)，鎖存器16的輸出是到組合邏輯電路10的輸入。在這種情況下，鎖存器14的測(cè)試使能輸入變?yōu)榈?，以致于組合邏輯電路的輸出是進(jìn)入鎖存器14的輸入。鎖存器14的輸出代表對(duì)于預(yù)定輸入的組合邏輯10的響應(yīng)。這樣，組合邏輯電路代表可以被測(cè)試的子系統(tǒng)。此外，為了測(cè)試，鎖存器14和16可以被用于限定在另一時(shí)間點(diǎn)上到組合邏輯電路12的輸入。組合邏輯電路12代表邏輯子系統(tǒng)，其輸出可以直接地在輸出PO上被測(cè)量。圖1中的電路代表電平敏感邏輯系統(tǒng)。如果并且只有當(dāng)對(duì)于任何允許的輸入狀態(tài)改變的穩(wěn)態(tài)響應(yīng)不依賴(lài)于電路和系統(tǒng)內(nèi)的線(xiàn)延遲時(shí)，邏輯系統(tǒng)是電平敏感的。而且，如果輸入狀態(tài)改變包括多于一個(gè)輸入信號(hào)的改變，則響應(yīng)一定不依賴(lài)于它們改變的順序。穩(wěn)態(tài)響應(yīng)是所有邏輯門(mén)輸出，特別是諸如觸發(fā)器或反饋回路等內(nèi)存儲(chǔ)器元件輸出的終值。假定電平敏感系統(tǒng)以改變之間具有足夠時(shí)滯的允許的輸入狀態(tài)改變的序列的結(jié)果操作，從而允許該系統(tǒng)穩(wěn)定在新的內(nèi)狀態(tài)。術(shù)語(yǔ)“允許的輸入狀態(tài)改變”暗示著對(duì)于輸入改變的限制。這些限制幾乎專(zhuān)門(mén)地應(yīng)用于信號(hào)中的系統(tǒng)時(shí)鐘。圖1中的電路代表根據(jù)上述定義限定的電平敏感掃描設(shè)計(jì)。時(shí)鐘信號(hào)clk1和clk2具有設(shè)定鎖存器14和16的足夠長(zhǎng)的持續(xù)時(shí)間。時(shí)鐘信號(hào)clk1和clk2的高相位必須對(duì)改變存儲(chǔ)在所述鎖存器中的值是足夠的。此外，在時(shí)鐘信號(hào)clk1和clk2的高到低轉(zhuǎn)變之前的時(shí)間間隔必須足夠允許所有鎖存器改變，從而穿過(guò)由反饋連接激活的組合邏輯電路。這樣一種操作滿(mǎn)足對(duì)于電平敏感系統(tǒng)的要求，并且確保了對(duì)電路參數(shù)最小的依賴(lài)。圖1中的電路是電平敏感邏輯系統(tǒng)的實(shí)例。圖1的電路是時(shí)序邏輯系統(tǒng)。圖1的時(shí)序邏輯電路以這樣的一種方式設(shè)計(jì)，即可以通過(guò)利用對(duì)于組合邏輯網(wǎng)絡(luò)自動(dòng)產(chǎn)生的測(cè)試模式測(cè)試它的組合邏輯子系統(tǒng)來(lái)測(cè)試它。因此，時(shí)序測(cè)試產(chǎn)生的問(wèn)題可以被簡(jiǎn)化為組合測(cè)試生成問(wèn)題?？梢?xún)H利用組合模式測(cè)試的時(shí)序邏輯電路可以通過(guò)按照下面的規(guī)則設(shè)計(jì)。到電路的組合子系統(tǒng)的輸入或者必須直接地由數(shù)據(jù)輸入PI控制，或者它必須由如圖1中鎖存器14和16構(gòu)成的移位寄存器(srl)的輸出控制。移位寄存器的d鎖存器連接到組合子系統(tǒng)的輸入。此外，組合邏輯子系統(tǒng)的輸出或者必須直接地可觀(guān)察，或者從如圖1中鎖存器14和16構(gòu)成的移位寄存器的輸入可觀(guān)察。在閉環(huán)的情況下，移位寄存器可以被用于控制輸入以及觀(guān)察如圖1中示出的組合網(wǎng)絡(luò)的輸出。這樣，組合邏輯系統(tǒng)可以彼此獨(dú)立地測(cè)試。圖2示出了一個(gè)傳統(tǒng)的L1L2電路。該電路設(shè)計(jì)最初公開(kāi)在美國(guó)專(zhuān)利4,293,919中。電路以這樣一種方式設(shè)計(jì)，即它可以?xún)H利用組合測(cè)試模式進(jìn)行測(cè)試。該設(shè)計(jì)不同于根據(jù)上面用于LSSD電路的規(guī)則的設(shè)計(jì)。圖2的電路包含三個(gè)組合邏輯電路10，22，26。組合邏輯電路10具有一個(gè)輸出，其經(jīng)由鎖存器14和16與它的輸入連接。因此，組合電路10，鎖存器14，16，以及組合電路12相應(yīng)于圖1中的電路構(gòu)造。圖2的電路由于組合邏輯電路22和26不同于圖1中的電路。組合邏輯電路22的輸出經(jīng)由鎖存器24被連接到組合邏輯電路26的輸入。組合邏輯電路26的輸出經(jīng)由鎖存器28被連接到組合邏輯電路22的輸入。請(qǐng)注意，圖2電路的新的底部部分構(gòu)成了閉環(huán)。組合邏輯電路22和26是閉環(huán)的一部分。讓我們考慮，為了相應(yīng)于上面解釋的LSSD設(shè)計(jì)規(guī)則，圖2的電路將必須如何被修改。由于包含組合邏輯電路22和26的閉環(huán)，圖2電路的較低部分構(gòu)成了時(shí)序邏輯電路。根據(jù)LSSD設(shè)計(jì)規(guī)則，這樣一種時(shí)序電路通過(guò)在閉環(huán)內(nèi)插入移位寄存器鎖存器而變得可測(cè)試。圖1的移位寄存器必須連接到組合邏輯電路22的輸出。移位寄存器被用來(lái)控制組合邏輯電路26的輸入。組合邏輯電路26的另一個(gè)輸入可以由輸入PI控制。此外，相應(yīng)的鎖存器對(duì)必須觀(guān)察組合邏輯電路26的輸出，以及控制到組合邏輯電路22的反饋輸入。因此，圖2中的電路將包含如圖1的一對(duì)鎖存器14和16，相應(yīng)地代替鎖存器24和28。圖2的電路明顯地較不復(fù)雜，因?yàn)樗扔蒐SSD設(shè)計(jì)規(guī)則需要的更少的鎖存器。該電路包含兩個(gè)可掃描鎖存器24和28，其由不同的時(shí)鐘clk1和clk2驅(qū)動(dòng)。組合邏輯電路26可以以下面的方式測(cè)試。到組合邏輯電路26的輸入由輸入PI以及鎖存器24的輸出直接地控制。鎖存器24的輸出可以由測(cè)試輸入ti和鎖存器24的測(cè)試使能輸入從外部控制。在時(shí)鐘clk1的高相位期間，輸入改變。在鎖存器28中時(shí)鐘clk2的直接后續(xù)的高相位期間，組合邏輯電路26的輸出是到鎖存器28的輸入。在這種情況下，鎖存器28的測(cè)試使能信號(hào)為低。這樣，對(duì)預(yù)定輸入的組合邏輯電路26的反應(yīng)可以被測(cè)試。組合邏輯電路22的測(cè)試相應(yīng)地工作。在這種情況下，鎖存器28和24改變角色。鎖存器28被用于控制組合邏輯電路22的輸入，鎖存器24接收來(lái)自于組合邏輯電路22的輸出。此外，到組合邏輯電路22的輸入由圖2中鎖存器16的輸出限定。請(qǐng)注意，圖2中鎖存器16不是冗余的。圖2中的組合邏輯電路10僅利用鎖存器14不被測(cè)試。原因在于，組合邏輯電路10的輸出驅(qū)動(dòng)組合邏輯電路10的輸入。如果組合邏輯電路的輸入僅由鎖存器14限定，那么在沒(méi)有立即改變到電路10的輸入的情況下，電路10的后續(xù)輸出就不可能是到鎖存器14的輸入。如果鎖存器14的時(shí)鐘為高，則到鎖存器14的輸入不會(huì)立即被轉(zhuǎn)移到它的輸出并從而驅(qū)動(dòng)邏輯電路10的輸入。邏輯電路10的輸入在測(cè)試期間不會(huì)具有預(yù)定狀態(tài)。圖3示出了圖2的改進(jìn)。圖2和3中相同的組件由相同的附圖標(biāo)記描繪。相比較圖2的電路，唯一差別在于包含在圖3電路中的附加連接32和30。圖3中的組合邏輯電路10具有三個(gè)輸入。附加輸入30由鎖存器28的輸出驅(qū)動(dòng)。鎖存器28是可掃描的。因此，到組合邏輯電路10的輸入可以由鎖存器28，16控制，并且在時(shí)鐘clk2的高相位期間由輸入PI控制。為了將邏輯電路的測(cè)試簡(jiǎn)化成組合邏輯電路的測(cè)試，構(gòu)成被測(cè)試邏輯電路的每個(gè)組合邏輯電路的輸入和輸出信號(hào)必須在預(yù)定時(shí)間段期間是可控制的。通過(guò)測(cè)試組合邏輯電路，電路作為一個(gè)整體被測(cè)試，該組合邏輯電路是邏輯電路的組成部分。用于組合測(cè)試的邏輯電路設(shè)計(jì)的L1L2設(shè)計(jì)規(guī)則可以以下述方式總結(jié)在組合邏輯電路包含輸入和/或輸出，其不被從外部控制的情況下，這些輸入和輸出必須連接到一個(gè)鎖存器?？刂戚斎氲逆i存器和接收特定組合邏輯電路輸出的鎖存器必須由不同的、非重疊時(shí)鐘驅(qū)動(dòng)。兩個(gè)相鄰的鎖存器必須由不同的，非重疊時(shí)鐘驅(qū)動(dòng)。后續(xù)的鎖存器(從鎖存器)可以是非可掃描數(shù)據(jù)鎖存器(d鎖存器)。否則，鎖存器必須是可掃描鎖存器。例如，在圖1中鎖存器16由鎖存器14驅(qū)動(dòng)。因此，鎖存器16可以是簡(jiǎn)單的非可掃描數(shù)據(jù)鎖存器(d鎖存器)。圖4a示出了已經(jīng)被做成掃描可測(cè)試的實(shí)例電路。圖4a的電路包含兩個(gè)組合邏輯電路40和42。兩個(gè)邏輯電路均具有兩個(gè)輸入和一個(gè)單獨(dú)的輸出。此外，圖4a的電路具有三個(gè)非可掃描數(shù)據(jù)鎖存器44，46和48。為了此討論，假設(shè)這些鎖存器的時(shí)鐘信號(hào)還沒(méi)有被選擇，并且沒(méi)有由電路的函數(shù)運(yùn)算規(guī)定。組合邏輯電路40的輸出經(jīng)由鎖存器44被提供給組合邏輯電路40的輸入。組合邏輯電路40的第二輸入由數(shù)據(jù)鎖存器48控制。為了使得組合邏輯電路40根據(jù)上面提到的L1L2設(shè)計(jì)規(guī)則進(jìn)行掃描可測(cè)試，組合邏輯電路的輸入和輸出必須對(duì)于預(yù)定時(shí)間段是可控制的。環(huán)繞鎖存器44和組合邏輯電路40的圖4a中的閉環(huán)相應(yīng)于存在于圖1中的閉環(huán)和圖2中的上部。根據(jù)L1L2設(shè)計(jì)規(guī)則，兩個(gè)鎖存器必須存在于該閉環(huán)中。因此，可掃描鎖存器43被插入到圖4b的電路中。鎖存器43和44由不同的非重疊時(shí)鐘信號(hào)時(shí)鐘1和時(shí)鐘2驅(qū)動(dòng)。在時(shí)鐘1的高相位期間，當(dāng)組合邏輯電路40的輸出是到鎖存器43的輸入時(shí)，到由鎖存器44的輸出所驅(qū)動(dòng)的組合邏輯電路40的輸入保持不變(時(shí)鐘2為低)。組合邏輯電路40的輸出可以被記錄在鎖存器43中，同時(shí)，組合邏輯電路40的上面輸入具有限定的值。組合邏輯電路40的下面輸入可以由圖4b中的可掃描鎖存器47驅(qū)動(dòng)。一對(duì)鎖存器47和48必須用在如圖4b顯示的情況下。原因在于，根據(jù)上面的設(shè)計(jì)規(guī)則，沒(méi)有兩個(gè)鎖存器可以彼此跟隨，其由相同的時(shí)鐘定時(shí)。如果僅鎖存器47存在于圖4b的較低線(xiàn)中，該要求不能被實(shí)現(xiàn)。如果鎖存器47由clk1定時(shí)，則鎖存器47和43將具有相同的時(shí)鐘信號(hào)。這被禁止。如果，另一方面，鎖存器47具有時(shí)鐘2，則鎖存器44和47將具有相同的時(shí)鐘信號(hào)。這也被禁止。因此，第二鎖存器48必須被插入到如圖4b中所示的電路中。為了測(cè)試組合邏輯電路42，電路的輸入和輸出必須在預(yù)定時(shí)間段期間被控制。組合邏輯電路42的下面輸入可以由也用于測(cè)試組合邏輯電路40的鎖存器44控制。組合邏輯電路42的輸出由鎖存器47觀(guān)察，該鎖存器也被用于控制鎖存器48的輸入。為了測(cè)試，僅組合邏輯電路42的上面輸入保持而被控制。為此，可掃描鎖存器45將被插入到圖4b的電路中。但是，在這種情況下，鎖存器對(duì)45和46也必須被用在電路中。原因在于，單獨(dú)的鎖存器靠近于由時(shí)鐘2驅(qū)動(dòng)的鎖存器44和由時(shí)鐘1驅(qū)動(dòng)的鎖存器47。因此，L1L2設(shè)計(jì)規(guī)則需要如圖4b中顯示的電路構(gòu)造。在該特定實(shí)例中，L1L2測(cè)試相比于常規(guī)的LSSD測(cè)試不具有優(yōu)勢(shì)。通常，當(dāng)電路包含較少的小反饋回路并且包含更多的管線(xiàn)結(jié)構(gòu)時(shí)，由L1L2測(cè)試獲得的優(yōu)勢(shì)變得更高。具體地，握手控制電路典型地包含許多這種小的反饋回路。這降低了L1L2最優(yōu)化勝于LSSD最優(yōu)化的影響。圖4b的實(shí)例顯示出，甚至L1L2設(shè)計(jì)規(guī)則可能產(chǎn)生具有相當(dāng)大量的附加鎖存器的電路設(shè)計(jì)。為了使得圖4a的電路根據(jù)L1L2設(shè)計(jì)規(guī)則可測(cè)試，三個(gè)附加的鎖存器必須被引入。因此，電路的面積和功率消耗變高，并且速度相對(duì)較低。本發(fā)明的目的是提供邏輯電路，其快速，更小，并且具有相比較傳統(tǒng)掃描可測(cè)試電路具有降低的功率消耗。此外，目的是提供一種測(cè)試方法，其允許根據(jù)本發(fā)明的邏輯電路的掃描測(cè)試。該目的通過(guò)根據(jù)所附權(quán)利要求1的邏輯電路解決。根據(jù)本發(fā)明的邏輯電路包含第一組合邏輯電路。邏輯電路還包含具有數(shù)據(jù)輸入和數(shù)據(jù)輸出的第一數(shù)據(jù)鎖存器。第一數(shù)據(jù)鎖存器的數(shù)據(jù)輸出被連接到第一組合邏輯電路的輸入。邏輯電路還包含具有一個(gè)輸出的第二可掃描數(shù)據(jù)鎖存器，其被連接到第一數(shù)據(jù)鎖存器的數(shù)據(jù)輸入。第一和第二數(shù)據(jù)鎖存器形成一對(duì)鎖存器(例如，象圖1中的鎖存器)。邏輯電路還包含具有一個(gè)輸入的第三可掃描數(shù)據(jù)鎖存器，其被連接到第一組合邏輯電路的輸出。第二可掃描數(shù)據(jù)鎖存器適合于由第一時(shí)鐘驅(qū)動(dòng)。第一數(shù)據(jù)鎖存器以及第三可掃描數(shù)據(jù)鎖存器適合于由第二時(shí)鐘驅(qū)動(dòng)。第一和第二時(shí)鐘是非重疊時(shí)鐘信號(hào)。請(qǐng)注意，該電路并不符合L1L2設(shè)計(jì)規(guī)則。第一和第三數(shù)據(jù)鎖存器由相同的時(shí)鐘信號(hào)驅(qū)動(dòng)，盡管它們彼此鄰近。這是根據(jù)上面給出的第二L1L2設(shè)計(jì)規(guī)則所禁止的。然而，根據(jù)本發(fā)明的邏輯電路是掃描可測(cè)試的。根據(jù)本發(fā)明的邏輯電路可以以下述方式測(cè)試首先，測(cè)試數(shù)據(jù)是進(jìn)入第二可掃描數(shù)據(jù)鎖存器的輸入。這在第一時(shí)鐘的高相位期間作出。該數(shù)據(jù)是到第二可掃描數(shù)據(jù)鎖存器的輸入。在這種情況下，第二可掃描數(shù)據(jù)鎖存器的測(cè)試使能輸入被這樣驅(qū)動(dòng)，即第二可掃描數(shù)據(jù)鎖存器接收來(lái)自于測(cè)試輸入的數(shù)據(jù)。一旦第一時(shí)鐘為低，測(cè)試數(shù)據(jù)是從第二數(shù)據(jù)鎖存器的輸出可恢復(fù)的。因?yàn)闀r(shí)鐘1和2是非重疊的，因此在第一時(shí)鐘的低相位期間，第二時(shí)鐘具有高相位。在這種情況下，邏輯電路的第一數(shù)據(jù)鎖存器是透明的。因此，在第二數(shù)據(jù)鎖存器輸出的測(cè)試數(shù)據(jù)被立即傳遞到要被測(cè)試的第一組合邏輯電路的輸入。第一數(shù)據(jù)鎖存器是冗余的。盡管鎖存器會(huì)表示邏輯延遲，但是它不會(huì)干擾測(cè)試。在第二時(shí)鐘信號(hào)的相鄰高相位期間，第一組合邏輯電路由第二可掃描數(shù)據(jù)鎖存器驅(qū)動(dòng)。同時(shí)，也就是，在第二時(shí)鐘信號(hào)的相鄰高相位期間，要測(cè)試的第一組合邏輯電路的輸出可以存儲(chǔ)在第三可掃描數(shù)據(jù)鎖存器中。盡管在第一組合邏輯電路的測(cè)試期間，第一數(shù)據(jù)鎖存器是冗余的，該鎖存器的提供能夠減少測(cè)試所需要的鎖存器數(shù)量。這對(duì)于圖4b中的電路是特別正確的。具體的，如果第一和第二鎖存器是包含單獨(dú)的附加組合邏輯電路的閉環(huán)的一部分，那么附加第二組合邏輯電路僅可以利用第一和第二數(shù)據(jù)鎖存器進(jìn)行測(cè)試。第一數(shù)據(jù)鎖存器對(duì)于測(cè)試第二組合邏輯電路是必須的。當(dāng)?shù)谝唤M合邏輯電路被測(cè)試時(shí)，第一數(shù)據(jù)鎖存器是冗余的。由于兩個(gè)組合邏輯電路都需要被測(cè)試，因此第一數(shù)據(jù)鎖存器是電路中必要的組件。但是如果如圖5中鎖存器47由時(shí)鐘2定時(shí)，則鎖存器46和48可以從圖4b的電路中刪除。用時(shí)鐘2定時(shí)鎖存器47僅在時(shí)鐘信號(hào)不是由電路的功能需求規(guī)定的情況被允許。對(duì)于握手電路，通常不是這種情況，并且建議的方法是有效的。然而，對(duì)于傳統(tǒng)的同步電路，通常時(shí)鐘信號(hào)經(jīng)常已經(jīng)確定，并且建議的方法不能被使用。根據(jù)權(quán)利要求1的電路設(shè)計(jì)允許更多的偽鎖存器從電路中被除去。這對(duì)于握手電路是特別相關(guān)的，同步交換電路由于它們大量的短反饋回路是已知的。根據(jù)本發(fā)明的電路設(shè)計(jì)和測(cè)試方法可以在握手電路中實(shí)現(xiàn)。握手電路設(shè)計(jì)對(duì)于數(shù)字Ic是逐漸相關(guān)的。該技術(shù)的主要特征是它們的低功率和低電磁發(fā)射特性。由于根據(jù)本發(fā)明的電路設(shè)計(jì)的最優(yōu)化可以被用于減少基于鎖存器電路的從鎖存器(非可掃描鎖存器)的數(shù)量。這會(huì)減少電路面積，增加它的速度，并且還減少功率消耗。該好處對(duì)于包含許多小反饋回路的電路是最大的。本發(fā)明優(yōu)選的實(shí)施例參考下面的附圖進(jìn)行描述。圖1示出了符合電平敏感掃描設(shè)計(jì)(LSSD)的傳統(tǒng)邏輯電路。圖2示出了傳統(tǒng)的邏輯電路，其符合L1L2掃描設(shè)計(jì)。圖3是另一傳統(tǒng)邏輯電路，其符合傳統(tǒng)的L1L2掃描設(shè)計(jì)規(guī)則。圖4a是傳統(tǒng)的邏輯電路，其利用傳統(tǒng)的LSSD或L1L2掃描設(shè)計(jì)測(cè)試不被測(cè)試。圖4b是圖4a的改進(jìn)，其符合LSSD以及L1L2掃描設(shè)計(jì)。圖5示出了根據(jù)本發(fā)明的邏輯電路的第一實(shí)施例。圖6示出了根據(jù)本發(fā)明的邏輯電路的第二實(shí)施例。圖7a示出了用于產(chǎn)生時(shí)鐘信號(hào)的傳統(tǒng)電路。圖7b示出了由該電路產(chǎn)生的時(shí)鐘信號(hào)。圖8a示意地示出了根據(jù)本發(fā)明的掃描可測(cè)試電路的一部分。圖8b示出了出現(xiàn)在該電路部分的信號(hào)。圖9a示出了用于產(chǎn)生時(shí)鐘信號(hào)的改進(jìn)電路。圖9b示出了由該電路產(chǎn)生的時(shí)鐘信號(hào)。圖10示出了用于產(chǎn)生時(shí)鐘信號(hào)的另一個(gè)改進(jìn)電路。圖5中示出的本發(fā)明的實(shí)施例構(gòu)成了圖4a電路的掃描可測(cè)試改進(jìn)。請(qǐng)注意，圖5的電路僅包含四個(gè)鎖存器43，44，45和46，然而，根據(jù)圖4b中技術(shù)狀態(tài)的掃描可測(cè)試電路包含6個(gè)鎖存器。在圖5的電路和圖4b的電路之間，至關(guān)重要的差別在于鎖存器43，44，47以及組合邏輯電路42的構(gòu)造。在這些組件的配置之間，僅有的差別在于鎖存器47的定時(shí)。圖5中的鎖存器47由時(shí)鐘2定時(shí)，然而，圖4b中的鎖存器47由時(shí)鐘1定時(shí)。根據(jù)技術(shù)狀態(tài)的L1L2設(shè)計(jì)規(guī)則，鎖存器47可以由與鎖存器44不相同的時(shí)鐘控制。根據(jù)本發(fā)明的邏輯電路，如果時(shí)鐘clk1和clk2是非重疊時(shí)鐘，則這樣一種構(gòu)造是明確地允許的。鎖存器44在組合邏輯電路42測(cè)試期間是冗余的。由于鎖存器44在時(shí)鐘2的高相位期間是透明的，所以由時(shí)鐘1定時(shí)的鎖存器43的輸出在時(shí)鐘2的高相位期間被傳遞到組合邏輯電路42的輸入。因此，邏輯門(mén)42的下面輸入可以方便地利用可掃描鎖存器43限定。圖5b中的組合邏輯電路42的上面輸入被連接到另一個(gè)可掃描鎖存器45。在時(shí)鐘2的高相位期間鎖存器45的輸出等于存儲(chǔ)在可掃描鎖存器45中的信息。因此，到組合邏輯電路42的數(shù)據(jù)輸入可以在時(shí)鐘2的高相位期間為了測(cè)試而被限定。在時(shí)鐘2的高相位期間，組合邏輯電路的輸出是在時(shí)鐘2的高相位期間到可掃描鎖存器47的輸入。如果可掃描鎖存器47的測(cè)試使能輸入(te)禁用測(cè)試輸入(ti)并使能可掃描鎖存器47的通常數(shù)據(jù)輸入d，這被完成。這樣，組合邏輯電路42可以根據(jù)本發(fā)明被測(cè)試。請(qǐng)注意，圖5的電路另外實(shí)現(xiàn)了傳統(tǒng)的L1L2掃描設(shè)計(jì)規(guī)則。由圖5中組合邏輯電路40，鎖存器43以及鎖存器44構(gòu)成的閉環(huán)是圖1中電路的實(shí)現(xiàn)。由組合邏輯電路40，鎖存器43，44和45，組合邏輯電路42以及鎖存器47構(gòu)成的閉環(huán)符合L1L2掃描設(shè)計(jì)規(guī)則。鄰近的鎖存器通常由不同時(shí)鐘定時(shí)。在閉合電路中不會(huì)有兩個(gè)相鄰鎖存器由相同的時(shí)鐘定時(shí)。圖6示出了本發(fā)明的第二實(shí)施例。圖6的電路包含兩個(gè)部分。第一部分包含通過(guò)繪制的直線(xiàn)彼此連接的所有組件。電路的該部分完全相應(yīng)于圖3的傳統(tǒng)電路。電路的第二部分包含通過(guò)虛線(xiàn)彼此連接的那些部分。這些連接根據(jù)傳統(tǒng)設(shè)計(jì)規(guī)則被禁止，但是它們對(duì)于本發(fā)明的電路是允許的。在圖3中，鎖存器16的輸出被連接到組合邏輯電路10和22，但是鎖存器16的輸出沒(méi)有連接到組合邏輯電路26。對(duì)于此的原因在于，鎖存器28和16由相同的時(shí)鐘2驅(qū)動(dòng)。如果鎖存器16與組合邏輯電路26的輸入連接，則鎖存器16和18將被認(rèn)為彼此鄰近。根據(jù)傳統(tǒng)的設(shè)計(jì)規(guī)則，鄰近的鎖存器不可以由相同的時(shí)鐘定時(shí)。另一方面，在圖6中，鎖存器16的輸出與組合邏輯電路26的輸入連接。本發(fā)明明確地允許這樣一種連接。圖6中鎖存器14，16，組合邏輯電路26和鎖存器28的構(gòu)造相應(yīng)于圖5中鎖存器43，44，組合邏輯電路42和鎖存器47的構(gòu)造。此外，組合邏輯電路60，鎖存器62和鎖存器64被提供在圖6的電路中。這些新組件的構(gòu)造相應(yīng)于如圖6中所示的電路上面部分中的組合邏輯電路10，鎖存器14和鎖存器16的構(gòu)造，就一個(gè)例外相應(yīng)于鎖存器14的鎖存器62由時(shí)鐘2而不是時(shí)鐘1定時(shí)，相應(yīng)于鎖存器16的鎖存器64由時(shí)鐘1而不是時(shí)鐘2定時(shí)。鎖存器64的輸出被連接到每個(gè)組合邏輯電路(10，22，26和60)的輸入。而且，鎖存器16的輸出被連接到圖6中每個(gè)組合邏輯電路的輸入。根據(jù)本發(fā)明，諸如鎖存器對(duì)14，16或鎖存器對(duì)62，64的鎖存器對(duì)的輸出可以不考慮連接到這些組合邏輯電路輸出的鎖存器，而被連接到組合邏輯電路的輸入。如在圖6中可見(jiàn)的，相比較根據(jù)圖3中技術(shù)狀態(tài)的可測(cè)試電路，本發(fā)明的邏輯電路允許一些更多的連接。在圖7a中，示出了產(chǎn)生非重疊時(shí)鐘信號(hào)的傳統(tǒng)電路。例如，這樣一種電路從在CarverA.MeadandLynnA.Conway，editors，IntroductiontoVLSIsystems，chapter7.Addison-Wesley，1980中的CharlesL.Seitzsystemtiming(系統(tǒng)定時(shí))是已知的。該電路基于與確定非重疊周期的持續(xù)時(shí)間的延遲元件(d1和d2)結(jié)合的交叉耦合的或非門(mén)71，71對(duì)。該電路由確定時(shí)鐘周期的外部參考時(shí)鐘控制。鎖存器時(shí)鐘信號(hào)clk1和clk2的上升沿由延遲元件d1，d2延遲；下降沿直接跟隨參考時(shí)鐘。由延遲元件引入的延遲必須是時(shí)鐘頻率的分?jǐn)?shù)(fraction)，實(shí)際上低于時(shí)鐘周期的25％。根據(jù)本發(fā)明，測(cè)試邏輯電路的方法允許在根據(jù)不同時(shí)鐘操作的兩個(gè)主鎖存器之間存在冗余從鎖存器。從鎖存器85必須由與如在圖8a中示出的接收主鎖存器87相同的時(shí)鐘clk1定時(shí)。該從鎖存器85對(duì)于從主鎖存器84到主鎖存器87的這個(gè)路徑是冗余的，但是它的存在對(duì)于通過(guò)該電路的不同路徑的測(cè)試是需要的。如所示，從鎖存器可以驅(qū)動(dòng)根據(jù)clk1定時(shí)的主鎖存器以及根據(jù)clk2定時(shí)的主鎖存器，允許最小化從鎖存器總數(shù)的在clk1和clk2中的分割。只要所有的掃描元件是鎖存器，該系統(tǒng)保證工作。然而，如果接收主鎖存器是如圖8中的掃描C元件，則必須滿(mǎn)足附加要求。該要求是，C元件87的輸入必須是穩(wěn)定的，并且在它的時(shí)鐘輸入為高的全部時(shí)間期間保持穩(wěn)定。在該時(shí)間期間，C元件87表現(xiàn)為常規(guī)非掃描C元件，并且在它的輸入上改變的效果立即更新元件的內(nèi)部狀態(tài)。問(wèn)題示出在圖8b中。圖8a的電路通過(guò)掃描鏈初始化(未在圖中顯示)，以致于x＝0，y＝c＝1并且z＝0。為了準(zhǔn)確的操作，C元件必須在clk1變得有效的時(shí)候，在它的輸入c上看見(jiàn)x的值。因此，準(zhǔn)確的行為將是首先傳播x到c，導(dǎo)致c＝0，接著使能C元件87的時(shí)鐘，并且因?yàn)閐＝1和c＝0，z應(yīng)該保持低。然而，圖8b中電路的實(shí)際行為是同時(shí)定時(shí)從鎖存器85和C元件87。在這種情況下，當(dāng)c仍為高時(shí)，C元件87被啟用，因此輸出z也將變高。當(dāng)在邏輯延遲后c變低時(shí)，輸出保持為高，因?yàn)镃元件87的內(nèi)部狀態(tài)被更新。對(duì)于該問(wèn)題的解決辦法是將用于從鎖存器的時(shí)鐘信號(hào)從用于掃描C元件的時(shí)鐘信號(hào)分離。對(duì)于C元件的時(shí)鐘上升沿必須關(guān)于從鎖存器的時(shí)鐘上升沿延遲。在對(duì)于C元件的時(shí)鐘仍無(wú)效時(shí)，這將允許信號(hào)通過(guò)從鎖存器傳播到掃描C元件的輸入。圖9a中示出了用于該目的的合適時(shí)鐘發(fā)生器的實(shí)際實(shí)施例。圖9b示出了定時(shí)圖表。代替增加另一組延遲元件從而獲得該行為，圖9a的設(shè)計(jì)再利用已經(jīng)存在的延遲元件d1，d2。用來(lái)引起非重疊周期的相同延遲元件d1，d2也被用來(lái)獲得對(duì)于C元件的進(jìn)一步延遲的時(shí)鐘信號(hào)clk1c，clk2c。關(guān)于參考時(shí)鐘的有效沿，常規(guī)的時(shí)鐘信號(hào)clk1，clk2由一個(gè)延遲元件延遲，并且對(duì)于C元件的時(shí)鐘clkc1，clkc2由兩個(gè)延遲元件延遲。利用該時(shí)鐘發(fā)生器，只要邏輯延遲小于時(shí)鐘發(fā)生器中延遲元件的延遲，電路將正確地操作。對(duì)于C元件的新時(shí)鐘由與門(mén)93，94生成，該與門(mén)具有連接到初始時(shí)鐘的一個(gè)輸入和到該時(shí)鐘延遲版本的另一個(gè)輸入。僅僅上升沿被延遲。由于下降沿不被允許擴(kuò)展超過(guò)初始的下降沿，其將減少時(shí)鐘信號(hào)的非重疊周期(例如在clk2c和clk1之間)，所以下降沿保持相同。為了啟用在握手電路中的使用，所希望的是，在電路中支持兩個(gè)更多的功能。二者可以容易地集成在如圖10示出的建議的時(shí)鐘發(fā)生器中。對(duì)于異步模式的支持通過(guò)使得兩個(gè)時(shí)鐘信號(hào)有效而完成。增加新的控制信號(hào)“TestMode”，其控制兩個(gè)與門(mén)107，108，這兩個(gè)與門(mén)被用來(lái)當(dāng)“TestMode”為低時(shí)(指示異步電路操作)，強(qiáng)制電路的L1和L2部分為高。用于測(cè)試模式的與門(mén)107，108可以與交叉耦合的或非門(mén)101，102組合。集成多路分解。用到的掃描C元件需要LSSD風(fēng)格的時(shí)鐘信號(hào)。這意味著取決于掃描輸入(時(shí)鐘clk1cs，clk2cs)或者常規(guī)數(shù)據(jù)輸入(時(shí)鐘clk1cen，clk2cen)是否必須由元件捕獲，兩個(gè)分離的時(shí)鐘被采用。產(chǎn)生正常模式使能信號(hào)clk1cen，clk2cen的多路分解器的與門(mén)103，104與用于C元件時(shí)鐘的與門(mén)組合成3輸入與門(mén)。產(chǎn)生用于掃描轉(zhuǎn)移的另外兩個(gè)時(shí)鐘信號(hào)clk1cs，clk2cs的與門(mén)105，106不需要第三個(gè)輸入，因?yàn)樵趻呙柁D(zhuǎn)移期間描述在段落3的問(wèn)題可能從未出現(xiàn)。應(yīng)該注意的是，本發(fā)明的保護(hù)范圍不限于這里描述的實(shí)施例。本發(fā)明保護(hù)的范圍也不受到權(quán)利要求中附圖標(biāo)記的限制。單詞“包含”不排除除了權(quán)利要求中提到的其它部件。元件前的單詞“一個(gè)”不排除若干這種元件。本發(fā)明在于每個(gè)新的特征或者這些特征的組合。權(quán)利要求1.邏輯電路，包含-至少第一組合邏輯電路(42)，-具有數(shù)據(jù)輸入(d)和數(shù)據(jù)輸出(q)的第一數(shù)據(jù)鎖存器(44)，所述數(shù)據(jù)輸出(q)被連接到所述第一組合邏輯電路(42)的輸入，-第二可掃描數(shù)據(jù)鎖存器(43)，具有連接到所述第一數(shù)據(jù)鎖存器(44)的數(shù)據(jù)輸入(d)的輸出(q)，以及-第三可掃描數(shù)據(jù)鎖存器(47)，具有連接到所述第一組合邏輯電路(42)的輸出的輸入(d)，其中，第二可掃描數(shù)據(jù)鎖存器(43)適合于由第一時(shí)鐘(clk1)驅(qū)動(dòng)，第一數(shù)據(jù)鎖存器(44)和第三可掃描數(shù)據(jù)鎖存器(47)適合于由第二時(shí)鐘(clk2)驅(qū)動(dòng)，第一和第二時(shí)鐘(clk1和clk2)是非重疊時(shí)鐘信號(hào)。2.根據(jù)權(quán)利要求1的邏輯電路，其中連接到組合邏輯電路(42)的輸入的第一數(shù)據(jù)鎖存器(44)是非可掃描數(shù)據(jù)鎖存器。3.根據(jù)權(quán)利要求2的邏輯電路，其中第一數(shù)據(jù)鎖存器(44)的輸出(q)被連接到第二組合邏輯電路(40)的輸入，并且第二組合邏輯電路(40)具有連接到第二可掃描數(shù)據(jù)鎖存器(43)的數(shù)據(jù)輸入(d)的輸出。4.根據(jù)權(quán)利要求1，2或3的邏輯電路，還包含-第四數(shù)據(jù)鎖存器(45)，具有連接到第一組合邏輯電路(42)的輸入的輸出(q)，其中第四數(shù)據(jù)鎖存器(45)適合于由第一時(shí)鐘信號(hào)(clk1)驅(qū)動(dòng)。5.根據(jù)權(quán)利要求4的邏輯電路，其中第四數(shù)據(jù)鎖存器(45)的數(shù)據(jù)輸入(d)被連接到第一數(shù)據(jù)鎖存器(44)的數(shù)據(jù)輸出(d)。6.用于測(cè)試根據(jù)上述任一權(quán)利要求的邏輯電路的第一組合邏輯電路的方法，包含以下步驟-在第一時(shí)鐘(clk1)的高相位期間，經(jīng)由測(cè)試輸入(ti)將測(cè)試數(shù)據(jù)輸入到第二可掃描數(shù)據(jù)鎖存器(43)，-在第二時(shí)鐘(clk2)的隨后高相位期間，將測(cè)試數(shù)據(jù)傳遞到第一組合邏輯電路，-在第二時(shí)鐘(clk)的隨后高相位期間，將第一組合邏輯電路的輸出存儲(chǔ)到第三可掃描數(shù)據(jù)鎖存器(47)，讀出存儲(chǔ)在第三可掃描數(shù)據(jù)鎖存器(47)中的信息。專(zhuān)利摘要邏輯電路，包含至少第一組合邏輯電路42；具有數(shù)據(jù)輸入d和數(shù)據(jù)輸出q的第一數(shù)據(jù)鎖存器44，所述數(shù)據(jù)輸出q被連接到所述第一組合邏輯電路42的輸入；第二可掃描數(shù)據(jù)鎖存器43，具有連接到所述第一數(shù)據(jù)鎖存器44的數(shù)據(jù)輸入d的輸出q；第三可掃描數(shù)據(jù)鎖存器47，具有連接到所述第一組合邏輯電路42的輸出的輸入d，其中第二可掃描數(shù)據(jù)鎖存器43適合于由第一時(shí)鐘clk1驅(qū)動(dòng)，第一數(shù)據(jù)鎖存器44和第三可掃描數(shù)據(jù)鎖存器47適合于由第二時(shí)鐘clk2驅(qū)動(dòng)，第一和第二時(shí)鐘clk1和clk2是非重疊時(shí)鐘信號(hào)。文檔編號(hào)G01R31/3185GK1993625SQ20058002624公開(kāi)日2007年7月4日申請(qǐng)日期2005年7月26日發(fā)明者F·J·特比斯特,A·M·G·彼得斯申請(qǐng)人:皇家飛利浦電子股份有限公司導(dǎo)出引文BiBTeX,EndNote,RefMan