一種多屏拼接控制顯示系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及視頻監(jiān)控領(lǐng)域的拼接屏視頻處理以及傳輸控制領(lǐng)域，更具體地說是一種提高網(wǎng)絡(luò)拼接屏視頻同步顯示的控制系統(tǒng)及方法。
【背景技術(shù)】
[0002]目前大屏拼接顯示控制器主要分為集中式和分布式兩大類型，而其中分布式拼接器相比較于集中式拼接器具有組網(wǎng)靈活、圖像數(shù)據(jù)網(wǎng)絡(luò)化、高穩(wěn)定性以及高可靠度等優(yōu)勢。同時，分布式拼接器根據(jù)原理又可以分為純硬件、嵌入式CPU以及PC架構(gòu)三種類型的組成。純硬件結(jié)構(gòu)在采集節(jié)點端，將原始圖像分解成網(wǎng)絡(luò)數(shù)據(jù)包，在輸出節(jié)點，將網(wǎng)絡(luò)包合成顯示圖像，其優(yōu)勢是低延時，低功耗但是網(wǎng)絡(luò)占用率高。嵌入式CPU結(jié)構(gòu)在采集節(jié)點將圖像壓縮成H.264碼流，在輸出節(jié)點將H.264碼流轉(zhuǎn)換成視頻輸出，其優(yōu)勢是網(wǎng)絡(luò)占用率低，但是延時高，功率一般。對于PC架構(gòu)，輸入節(jié)點機通過插入采集卡采集圖像，然后各個輸出節(jié)點機作為顯示，其延時一般，壓縮率高，但是功耗高。

【發(fā)明內(nèi)容】

[0003]本發(fā)明首先要解決的技術(shù)問題是提供一種多屏拼接控制顯示系統(tǒng)，在保留了分布式拼接器的優(yōu)點，降低了延時和功耗，提高了壓縮率。
[0004]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是:一種多屏拼接控制顯示系統(tǒng)，包括多個信號源處理裝置、網(wǎng)絡(luò)交換機、多個顯示輸出處理裝置以及顯示部件，所述多個信號源處理裝置分別連接至網(wǎng)絡(luò)交換機，所述網(wǎng)絡(luò)交換機連接至多個顯示輸出處理裝置，所述多個顯示輸出處理裝置連接至所述顯示部件，所述多個信號源處理裝置和所述多個顯示輸出處理裝置一一對應(yīng)，所述多個信號源處理裝置從前端設(shè)備接收圖像信號，經(jīng)過預(yù)處理和編碼發(fā)送至網(wǎng)絡(luò)交換機，所述網(wǎng)絡(luò)交換機將信號源處理裝置發(fā)送的信號傳遞給所述多個顯示輸出處理裝置，所述多個顯示輸出處理裝置對信號進行解碼處理并發(fā)送至顯示部件，實現(xiàn)多屏拼接顯示。
[0005]在采用上述技術(shù)方案的同時，本發(fā)明還可以采用或者組合采用以下進一步的技術(shù)方案:
所述信號源處理裝置包括FPGA編碼器、ARM處理器和網(wǎng)絡(luò)監(jiān)測器，所述FPGA編碼器的輸入端連接前端設(shè)備，所述FPGA的輸出端連接所述ARM處理器，所述ARM處理器的輸出端連接至所述網(wǎng)絡(luò)交換機，所述網(wǎng)絡(luò)交換機的輸出端連接至所述網(wǎng)絡(luò)監(jiān)視器，所述網(wǎng)絡(luò)監(jiān)視器的輸出端連接至所述FPGA編碼器。
[0006]所述顯示輸出處理裝置包括ARM處理器、FPGA解碼器、網(wǎng)絡(luò)監(jiān)測器和顯示模塊，所述ARM處理器的輸入端連接至所述網(wǎng)絡(luò)交換機，所述ARM處理器的輸出端分別連接至所述FPGA解碼器和所述網(wǎng)絡(luò)監(jiān)視器，所述網(wǎng)絡(luò)監(jiān)視器的輸出端連接至所述網(wǎng)絡(luò)交換機，所述FPGA解碼器的輸出端連接至所述顯示模塊。
[0007]所述控制顯示系統(tǒng)還包括控制裝置，所述控制裝置分別連接至所述信號源處理裝置、網(wǎng)絡(luò)交換機和顯示輸出處理裝置，所述控制裝置控制上述部件的輸入和輸出端的通斷。
[0008]本發(fā)明所要解決的另一個技術(shù)問題是提供一種多屏拼接控制顯示方法，該方法應(yīng)用上述系統(tǒng)，并包括以下步驟:
1)信號源處理裝置接收圖像信號進行預(yù)處理、編碼，并產(chǎn)生網(wǎng)絡(luò)能夠發(fā)送的數(shù)據(jù)包；
2)網(wǎng)絡(luò)交換機將信號源處理裝置發(fā)送的數(shù)據(jù)包傳遞給顯示輸出處理裝置；
3)顯示輸出處理裝置進行圖像解碼并發(fā)送至顯示部件；
4)顯示部件進行顯示；
在步驟1-4中，控制裝置對信號源處理裝置、網(wǎng)絡(luò)交換機以及顯示輸出處理裝置的輸入輸出端的信號通斷進行控制。
[0009]在采用上述技術(shù)方案的同時，本發(fā)明還可以采用或者組合采用以下進一步的技術(shù)方案:
所述步驟I)具體包括以下步驟:
1.1圖像信號通過前端設(shè)備輸入信號源處理裝置，信號源處理裝置根據(jù)需要，進行A/D轉(zhuǎn)換；
1.2經(jīng)過步驟1.1轉(zhuǎn)換的數(shù)據(jù)，根據(jù)slice劃分策略，進入FPGA編碼模塊，并產(chǎn)生對應(yīng)的H.264編碼流；H.264支持slice結(jié)構(gòu)的圖片分割。一個slice由一幀圖片內(nèi)的若干宏塊組成。一個宏塊的大小一般為16x16。一個slice可以僅包含一個宏塊也可以包含該幀中的所有宏塊。本發(fā)明中，根據(jù)網(wǎng)絡(luò)狀態(tài)反饋，自適應(yīng)的調(diào)整slice的大小，slice的基數(shù)長度為一個宏塊行。網(wǎng)絡(luò)狀態(tài)變差了，將減小slice的長度，若網(wǎng)絡(luò)狀態(tài)良好，則將slice的長度增大。slice的類型與幀的類型匹配，一般為1-slice或者P_slice，同時，當slice長度過小的時候，將切換為1-slice。
[0010]1.3步驟1.2產(chǎn)生的編碼流，通過網(wǎng)絡(luò)交換機，向?qū)?yīng)的顯示輸出處理節(jié)點發(fā)送； 1.4網(wǎng)絡(luò)狀態(tài)反饋模塊在1.3步驟后，開啟監(jiān)聽模式，偵測顯示輸出處理節(jié)點返回的接收信息報告，并以此信息作用于步驟1.2的編碼過程。
[0011]所述步驟3)具體包括以下步驟:
3.1顯示輸出處理裝置收到控制裝置發(fā)送的命令后，開啟監(jiān)聽數(shù)據(jù)流的模式；
3.2當顯示輸出處理裝置收到網(wǎng)絡(luò)交換機發(fā)來的網(wǎng)路碼流后，ARM處理器打包收流，網(wǎng)絡(luò)監(jiān)視器同時啟動，將網(wǎng)絡(luò)狀態(tài)統(tǒng)計所需要的信息傳遞給網(wǎng)絡(luò)交換機的網(wǎng)絡(luò)狀態(tài)反饋模塊；
3.3ARM處理器的打包收流模塊將壓縮碼流發(fā)送至FPGA解碼裝置，產(chǎn)生對應(yīng)的slice數(shù)據(jù)；
3.4FPGA解碼裝置將slice數(shù)據(jù)發(fā)送至顯示模塊；
3.5顯示模塊在收集完一幀圖像數(shù)據(jù)里的所有slice數(shù)據(jù)后，將其發(fā)送至顯示部件進行放大顯示。
[0012]3.6網(wǎng)絡(luò)交換機的網(wǎng)絡(luò)反饋模塊，在一定時間間隔內(nèi)，將網(wǎng)絡(luò)狀態(tài)反饋給對應(yīng)的信號源輸入處理裝置。
[0013]本發(fā)明的有益效果是:本發(fā)明針對以上分布式拼接器的三種架構(gòu)的優(yōu)缺點，保留了其優(yōu)勢，在壓縮率，延時以及功耗方面做出了平衡，為了達到低延時以及低功耗的目的，本發(fā)明采用FPGA來完成系統(tǒng)中的編解碼工作。同時在利用FPGA實現(xiàn)編解碼的過程中，利用類似于H.264協(xié)議中定義的slice概念，將原始圖像進行分割，以此來加快FPGA并行計算過程。為了達到提高網(wǎng)絡(luò)的穩(wěn)定性，降低網(wǎng)絡(luò)的擁塞的目的，利用ARM端來實現(xiàn)網(wǎng)絡(luò)發(fā)流以及收流工作，同時，根據(jù)對網(wǎng)絡(luò)狀態(tài)進行監(jiān)控，根據(jù)反饋的信息，實時調(diào)整編碼參數(shù)，以保證圖像質(zhì)量。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明利用硬件FPGA的高速并行特點實現(xiàn)了圖像的編解碼，從而縮短了從編碼到解碼顯示的時間，并且利用ARM端來進行碼流打包\解包以及網(wǎng)絡(luò)狀態(tài)監(jiān)控的工作，提高了系統(tǒng)的網(wǎng)絡(luò)利用率，增加了系統(tǒng)的穩(wěn)定性。相比較目前主流的三種分布式拼接器構(gòu)架，本實用結(jié)合了純硬件以及嵌入式CPU的優(yōu)勢，同時克服了兩者的缺點。
【附圖說明】
[0015]圖1是本發(fā)明的系統(tǒng)結(jié)構(gòu)圖。
[0016]圖2是本發(fā)明的信號源輸入處理裝置的結(jié)構(gòu)圖。
[0017]圖3是本發(fā)明的顯示輸出處理裝置的結(jié)構(gòu)圖。
【具體實施方式】
[0018]實施例1，一種多屏拼接控制顯示系統(tǒng)。
[0019]參照附圖1-3。
[0020]本發(fā)明的多屏拼接控制顯示系統(tǒng)，包括多個信號源處理裝置1、網(wǎng)絡(luò)交換機2、多個顯示輸出處理裝置3以及顯示部件4，多個信號源處理裝置I分別連接至網(wǎng)絡(luò)交換機2，網(wǎng)絡(luò)交換機2連接至多個顯示輸出處理裝置3，多個顯示輸出處理裝置3連接至顯示部件4，多個信號源處理裝置I和多個顯示輸出處理裝置3 —一對應(yīng)，多個信號源處理裝置I從前端設(shè)備接收圖像信號，經(jīng)過預(yù)處理和編碼發(fā)送至網(wǎng)絡(luò)交換機2，網(wǎng)絡(luò)交換機2將信號源處理裝置I發(fā)送的信號傳遞給多個顯示輸出處理裝置3，多個顯示輸出處理裝置3對信號進行解碼處理并發(fā)送至顯示部件4，實現(xiàn)多屏拼接顯示。
[0021]信號源處理裝置I包括FPGA編碼器11、ARM處理器12和網(wǎng)絡(luò)監(jiān)測器13，F(xiàn)PGA編碼器11的輸入端連接前端設(shè)備，F(xiàn)PGA編碼器11的輸出端連接ARM處理器12，ARM處理器12的輸出端連接至網(wǎng)絡(luò)交換機2，網(wǎng)絡(luò)交換