一種四通道的之型掃描結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提出一種四通道的之型掃描結(jié)構(gòu)，包括：一結(jié)構(gòu)主體中的雙端口RAM有4個(gè)子塊且存儲(chǔ)128個(gè)數(shù)據(jù)，每4個(gè)數(shù)據(jù)分享一地址，共32個(gè)地址，32個(gè)地址分上16個(gè)地址、下16個(gè)地址進(jìn)行乒乓操作；雙端口RAM只寫邊有4個(gè)寫端數(shù)據(jù)選擇模塊、4個(gè)寫端地址選擇模塊、一數(shù)據(jù)地址分發(fā)模塊，各子塊只寫邊通過與其連接的一寫端數(shù)據(jù)選擇模塊、一寫端地址選擇模塊和數(shù)據(jù)地址分發(fā)模塊分別接收4個(gè)輸入通道中的數(shù)據(jù)；雙端口RAM只讀邊有4個(gè)讀端數(shù)據(jù)選擇模塊、一讀端地址選擇模塊、一輸出數(shù)據(jù)排序模塊，各子塊只讀邊通過與其連接的一讀端地址選擇模塊、一讀端數(shù)據(jù)選擇模塊和輸出數(shù)據(jù)排序模塊按之型掃描要求輸出數(shù)據(jù)，則對(duì)4個(gè)數(shù)據(jù)進(jìn)行并行流水之型掃描，提高芯片相對(duì)性能。
【專利說明】一種四通道的之型掃描結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于芯片領(lǐng)域，尤其涉及一種視頻壓縮芯片中的多通道之型掃描結(jié)構(gòu)。
【背景技術(shù)】
[0002]在視頻壓縮標(biāo)準(zhǔn)中，從視頻編碼標(biāo)準(zhǔn)MPEGI到MPEG4，從視頻解碼標(biāo)準(zhǔn)H261到H263,包括中國的視頻壓縮標(biāo)準(zhǔn)(Audio Video Coding Standard, AVS)等，都需要采用一8x8的二維數(shù)組，為進(jìn)行傳輸，還需將其轉(zhuǎn)換為一維排列方式。而從兩維到一維的轉(zhuǎn)換方式中，現(xiàn)有技術(shù)中的一標(biāo)準(zhǔn)的之型(Zig-Zag)掃描方式，如圖1所示，或轉(zhuǎn)置后的Zig-Zag掃描方式，如圖2所示，方框內(nèi)的數(shù)字表示掃描的次序，每個(gè)時(shí)鐘周期處理一個(gè)數(shù)據(jù)，這樣對(duì)于8x8的二維數(shù)組而言，需要對(duì)像素點(diǎn)逐次掃描，經(jīng)過64個(gè)時(shí)鐘才可以處理完畢，此種方法使得單位時(shí)間內(nèi)被壓縮的像素點(diǎn)較少。
[0003]然而，在多路或高清視頻壓縮中，單位時(shí)間內(nèi)的像素點(diǎn)越多，圖像的分辨率就越高，分辨率是影響位圖圖像的重要因素。因此，為了使單位時(shí)間內(nèi)完成更多像素點(diǎn)的壓縮，有必要對(duì)上述8x8的二維數(shù)組的Zig-Zag掃描方式進(jìn)行改進(jìn)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是提供一種四通道的之型掃描結(jié)構(gòu)及方法，以便同時(shí)對(duì)4個(gè)數(shù)據(jù)(即象素點(diǎn)的數(shù)據(jù))進(jìn)行并行流水Zig-Zag掃描，以提高芯片的相對(duì)性能，降低主頻和功耗，且具有結(jié)構(gòu)簡單、延遲少、吞吐量大的特點(diǎn)。
[0005]為了解決上述問題，本發(fā)明提出一種四通道的之型掃描方法，所述之型掃描要求按照O至63的次序依次輸出，所述的一種四通道的之型掃描方法包括如下步驟:
[0006]第一步:在雙端口 RAM只寫的一邊通過一個(gè)時(shí)鐘周期啟動(dòng)寫有效信號(hào)后，在后續(xù)16個(gè)時(shí)鐘周期的每個(gè)時(shí)鐘周期內(nèi)，分別向4個(gè)輸入通道輸入4個(gè)連續(xù)的數(shù)據(jù)并并按照逐行次序在數(shù)據(jù)地址分發(fā)模塊中存儲(chǔ)；
[0007]第二步:按照三個(gè)約束條件，使每個(gè)時(shí)鐘周期輸入的4個(gè)數(shù)據(jù)重新排列分發(fā)至4個(gè)不同子塊RA、RB、RC、RD,并將每個(gè)時(shí)鐘周期中的4個(gè)不同子塊RA、RB、RC、RD同時(shí)分發(fā)至上16個(gè)地址的一個(gè)地址中，其中，所述上16個(gè)地址為由AO至A15依次分發(fā)，所述三個(gè)約束條件為:
[0008]約束條件一:每個(gè)時(shí)鐘周期向4個(gè)輸入通道中連續(xù)輸入的4個(gè)數(shù)據(jù)分別只能寫入4個(gè)子塊中的一個(gè)，且所述4個(gè)數(shù)據(jù)的各子塊不能重復(fù)的方式進(jìn)行組合，即必須有I個(gè)RA、I個(gè)RB、I個(gè)RC和I個(gè)RD ;
[0009]約束條件二:每個(gè)時(shí)鐘周期要求從4個(gè)子塊中輸出的4個(gè)數(shù)據(jù)符合之型掃描要求，并且所述4個(gè)數(shù)據(jù)的各子塊不能重復(fù)，即必須有I個(gè)RA、1個(gè)RB、1個(gè)RC和I個(gè)RD ;
[0010]約束條件三:同時(shí)滿足約束條件一和約束條件二時(shí),選擇4個(gè)子塊重復(fù)多的組合；
[0011]第三步:再通過一個(gè)時(shí)鐘周期啟動(dòng)讀寫兩端的乒乓控制有效信號(hào)后，在所述雙端口 RAM只讀的一邊進(jìn)行讀操作，在后續(xù)16個(gè)時(shí)鐘周期的每個(gè)時(shí)鐘周期內(nèi)，分別由AO至A15依次讀取上16個(gè)地址中的每個(gè)地址中的4個(gè)數(shù)據(jù)，同時(shí)允許對(duì)所述雙端口 RAM的下16個(gè)地址進(jìn)行寫操作；
[0012]第四步:對(duì)4個(gè)不同子塊的上16個(gè)地址讀出的數(shù)據(jù)重新排序，使從其4個(gè)輸出通道DoutO、Doutl、Dout2、Dout3輸出的數(shù)據(jù)符合之型掃描要求。
[0013]基于本發(fā)明提出的一種四通道的之型掃描方法，還提供了一種四通道的之型掃描結(jié)構(gòu)，所述四通道的之型掃描結(jié)構(gòu)包括:
[0014]整個(gè)結(jié)構(gòu)主體采用一雙端口 RAM，所述雙端口 RAM分成4個(gè)子塊，所述雙端口 RAM最少可以存儲(chǔ)128個(gè)數(shù)據(jù)，所述128個(gè)數(shù)據(jù)中，每4個(gè)數(shù)據(jù)一個(gè)地址，共32個(gè)地址，所述32個(gè)地址分成上16個(gè)地址、下16個(gè)地址進(jìn)行兵兵操作；
[0015]所述雙端口 RAM—邊為只寫、一邊為只讀，所述之型掃描結(jié)構(gòu)在雙端口 RAM只寫的一邊至少包括的多個(gè)寫端數(shù)據(jù)選擇模塊和多個(gè)寫端地址選擇模塊與所述子塊數(shù)目相同，且每個(gè)子塊只寫的一邊的兩個(gè)輸入端分別連接一個(gè)寫端數(shù)據(jù)選擇模塊和一個(gè)寫端地址選擇模塊；所述之型掃描結(jié)構(gòu)在雙端口 RAM只寫的一邊還包括數(shù)據(jù)地址分發(fā)模塊，其輸入端接收4個(gè)輸入通道中的數(shù)據(jù)，其寫有效信號(hào)連接至所述雙端口 RAM寫有效輸入端，其讀寫的乒乓控制有效信號(hào)連接至一讀端地址選擇模塊的輸入端，以及每個(gè)寫端數(shù)據(jù)選擇模塊和每個(gè)寫端地址選擇模塊的輸入端分別只連接所述數(shù)據(jù)地址分發(fā)模塊的一個(gè)輸出端；
[0016]所述之型掃描結(jié)構(gòu)在雙端口 RAM只讀的一邊至少包括多個(gè)讀端數(shù)據(jù)選擇模塊和所述讀端地址選擇模塊，所述讀端數(shù)據(jù)選擇模塊和所述子塊數(shù)目相同，所述讀端地址選擇模塊輸出端連接至各子塊只讀一邊的輸入端，且其輸入端接收讀寫的乒乓控制有效信號(hào)，所述每個(gè)讀端數(shù)據(jù)選擇模塊輸入端只分別連接一個(gè)子塊只讀一邊的輸入端；只讀一邊還包括輸出數(shù)據(jù)排序模塊，所述各讀端數(shù)據(jù)選擇模塊輸出端分別只連接所述輸出數(shù)據(jù)排序模塊的一個(gè)輸入端，并通過所述輸出數(shù)據(jù)排序模塊輸出通道按之型掃描要求輸出數(shù)據(jù)。
[0017]進(jìn)一步地，所述的一種四通道之型掃描結(jié)構(gòu)還可以為，主體結(jié)構(gòu)采用32的倍數(shù)大于等于2的地址的雙端口 RAM，每個(gè)地址存儲(chǔ)4個(gè)數(shù)據(jù)，雙端口 RAM —端為只寫，其另一端為只讀。
[0018]由上述技術(shù)方案可見，與現(xiàn)有的之型掃描方式相比，本發(fā)明提出的一種四通道的之型掃描方法，并基于所述的四通道的之型掃描方法上還提出了一種四通道的之型掃描結(jié)構(gòu)，通過一個(gè)時(shí)鐘周期啟動(dòng)寫有效信號(hào)，然后，通過對(duì)所述雙端口 RAM只寫的一邊的寫端數(shù)據(jù)選擇模塊和寫端地址選擇模塊的控制，將64個(gè)數(shù)據(jù)在16個(gè)時(shí)鐘周期中分別寫入到不同子塊的上16個(gè)地址中，接著啟動(dòng)讀寫兩端的乒乓控制有效信號(hào)，以便對(duì)所述雙端口 RAM只讀的一邊的讀端地址選擇模塊和讀端數(shù)據(jù)選擇模塊進(jìn)行控制，完成8x8的二維數(shù)組數(shù)據(jù)轉(zhuǎn)換成一維排列方式，產(chǎn)生符合需要的Zig-Zag掃描方式；同時(shí),在所述雙端口 RAM上通過一個(gè)時(shí)鐘周期啟動(dòng)讀寫兩端的乒乓控制有效信號(hào)進(jìn)行讀操作，通過AO至A15依次讀取上16個(gè)地址中的每個(gè)地址中的4個(gè)數(shù)據(jù)，同時(shí)允許對(duì)所述雙端口 RAM中的下16個(gè)地址進(jìn)行寫操作，這樣讀寫地址訪問的為不同的存儲(chǔ)(Bank)空間，即對(duì)所述雙端口 RAM的上16個(gè)地址、下16個(gè)地址進(jìn)行乒乓操作，避免了沖突。由此可見，每個(gè)時(shí)鐘周期可以同時(shí)處理4個(gè)數(shù)據(jù)的之型掃描方法，還可以同步通過四通道的之型掃描結(jié)構(gòu)，僅需18個(gè)CLK的延遲即可得到之型掃描的結(jié)果。因此，提高了芯片的相對(duì)性能，降低主頻和功耗，且具有結(jié)構(gòu)簡單、延遲少、吞吐量大的特點(diǎn)?！緦＠綀D】

【附圖說明】
[0019]圖1為現(xiàn)有技術(shù)中的一標(biāo)準(zhǔn)的之型掃描方式示意圖；
[0020]圖2為圖1之轉(zhuǎn)置后的之型掃描方式示意圖；
[0021]圖3為本發(fā)明一種四通道的之型掃描結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0022]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說明。
[0023]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實(shí)施的限制。
[0024]參見圖1，本發(fā)明提出的一種四通道的之型掃描結(jié)構(gòu)，其結(jié)構(gòu)包括:
[0025]整個(gè)結(jié)構(gòu)主體采用一雙端口 RAM，所述雙端口 RAM分成4個(gè)子塊，所述雙端口 RAM最少可以存儲(chǔ)128個(gè)數(shù)據(jù)，所述128個(gè)數(shù)據(jù)中，每4個(gè)數(shù)據(jù)一個(gè)地址，共32個(gè)地址，所述32個(gè)地址分成上16個(gè)地址、下16個(gè)地址進(jìn)行乒乓操作，其中，所述4個(gè)子塊分別為RA、RB、RC和RD，所述上16個(gè)地址分別為A0、A1、A2、……、A14、A15。
[0026]所述雙端口 RAM—邊為只寫、一邊為只讀，所述之型掃描結(jié)構(gòu)在雙端口 RAM只寫的一邊W至少包括多個(gè)寫端數(shù)據(jù)選擇模塊和多個(gè)寫端地址選擇模塊，所述寫端數(shù)據(jù)選擇模塊與寫端地址選擇模塊的數(shù)目和所述雙端口 RAM子塊的數(shù)目相同，因此，所述之型掃描結(jié)構(gòu)包括4個(gè)寫端數(shù)據(jù)選擇模塊分別為DinA、DinB, DinC, DinD,以及4個(gè)寫端地址選擇模塊分別為AddA、AddB, AddC, AddD,且每個(gè)子塊只寫的一邊的兩個(gè)輸入端分別連接一個(gè)寫端數(shù)據(jù)選擇模塊和一個(gè)寫端地址選擇模塊，因此，DinA和AddA的輸出端連接子塊RAMA輸入端、DinB和AddB的輸出端連接子塊RAMB輸入端、DinC和AddC的輸出端連接子塊RAMC輸入端、DinD和AddD的輸出端連接子塊RAMD輸入端。
[0027]所述之型掃描結(jié)構(gòu)在雙端口 RAM只寫的一邊W還包括數(shù)據(jù)地址分發(fā)模塊，在每個(gè)
時(shí)鐘周期，所述數(shù)據(jù)地址分發(fā)模塊輸入端按O、1、2、3為一組,4、5、6、7為一組,......,60、61、
62、63為一組的次序，接收輸入通道DinO、Dinl、Din2、Din3中連續(xù)輸入的數(shù)據(jù)Di，i = O、1、
2、3、……、61、62、63，并且按照逐行次序的方式進(jìn)行存儲(chǔ)，且每個(gè)寫端數(shù)據(jù)選擇模塊和每個(gè)寫端地址選擇模塊的輸入端分別只連接所述數(shù)據(jù)地址分發(fā)模塊的一個(gè)輸出端，所述數(shù)據(jù)地址分發(fā)模塊的寫有效信號(hào)連接至所述雙端口 RAM寫有效輸入端上，控制所述雙端口 RAM寫有效，以便通過對(duì)所述數(shù)據(jù)地址分發(fā)模塊進(jìn)行控制而對(duì)所述寫端數(shù)據(jù)選擇模塊和寫端地址選擇模塊進(jìn)行控制，使得每個(gè)CLK周期輸入通道DinO、Dinl、Din2、Din3中輸入的數(shù)據(jù)分別寫入4塊不同的子塊中，且同時(shí)將4塊不同的子塊分按照AO至A15的地址順序依次發(fā)至上16個(gè)地址中的一個(gè)地址中，以及所述數(shù)據(jù)地址分發(fā)模塊讀寫的乒乓控制有效信號(hào)連接至所述雙端口 RAM上(圖中未示)，控制只寫的一邊W在完成16個(gè)時(shí)鐘周期、64個(gè)數(shù)據(jù)存儲(chǔ)在不同子塊的上16個(gè)不同地址后進(jìn)行讀操作，分別由AO至A15依次讀取上16個(gè)地址中的每個(gè)地址中的4個(gè)數(shù)據(jù)。同時(shí)，允許對(duì)所述雙端口 RAM中的下16個(gè)地址進(jìn)行寫操作
[0028]所述之型掃描結(jié)構(gòu)在雙端口 RAM只讀的一邊R至少包括多個(gè)讀端數(shù)據(jù)選擇模塊和一個(gè)讀端地址選擇模塊，所述讀端數(shù)據(jù)選擇模塊和所述子塊數(shù)目相同，即包括4個(gè)，分別為DoutA、DoutB、DoutC、DoutD,所述讀端地址選擇模塊輸出端分別連接至各子塊只讀一邊的輸入端，且所述讀端地址選擇模塊輸入端接收讀寫的乒乓控制有效信號(hào)，同時(shí)，每個(gè)讀端數(shù)據(jù)選擇模塊輸入端只連接一個(gè)子塊只讀一邊的輸出端，因此，通過控制所述讀端地址選擇模塊，將存儲(chǔ)在不同子塊中不同地址的數(shù)據(jù)從各子塊只讀一邊輸出端輸出的同時(shí)，還控制所述每個(gè)讀端數(shù)據(jù)選擇模塊輸入端接收來自于不同子塊中不同地址的數(shù)據(jù)。
[0029]所述之型掃描結(jié)構(gòu)在雙端口 RAM只讀的一邊R還包括輸出數(shù)據(jù)排序模塊，所述各讀端數(shù)據(jù)選擇模塊輸出端分別只連接所述輸出數(shù)據(jù)排序模塊的一個(gè)輸入端，且通過所述輸出數(shù)據(jù)排序模塊輸出通道DoutO、Doutl、Dout2、Dout3按照之型掃描要求在每個(gè)時(shí)鐘周期輸出數(shù)據(jù)Di。
[0030]而且，所述整個(gè)結(jié)構(gòu)主體還可以采用地址為32的倍數(shù)大于等于2的雙端口 RAM，每個(gè)地址存儲(chǔ)4個(gè)數(shù)據(jù)，雙端口 RAM —端為只寫，其另一端為只讀的四通道之型掃描結(jié)構(gòu)，因此，采用上述同樣地原理，可以更好地對(duì)4個(gè)數(shù)據(jù)進(jìn)行并行流水之型掃描處理，延遲少、吞
吐量大。
[0031]基于本發(fā)明提供的一種四通道 的之型掃描結(jié)構(gòu)，還提出一種四通道的之型掃描方法，其方法實(shí)現(xiàn)的過程分為四步:
[0032]第一步，在雙端口 RAM只寫的一邊W通過一個(gè)時(shí)鐘周期啟動(dòng)寫有效信號(hào)后，在接下來的16個(gè)時(shí)鐘周期中(CLK = 0、1、2、3、……、14、15)的每個(gè)時(shí)鐘周期內(nèi)，按0、1、2、3為一組，4、5、6、7為一組，……、60、61、62、63為一組的次序，分別向4個(gè)輸入通道DinO、DinU
Din2、Din3輸入4個(gè)連續(xù)的數(shù)據(jù)Di，i = 0、1、2、3、......、61、62、63，因此，共有64個(gè)不同的
數(shù)據(jù)Di分別通過輸入通道DinO、DinU Din2、Din3進(jìn)行輸入，并預(yù)先存儲(chǔ)在數(shù)據(jù)地址分發(fā)模塊中，如表(一)所不:
[0033]表(一)
[0034]
CLK0I23456789101112131415DinODOD4D8D12D16D20D24D28D32D36D40D44D48D52D56D60DinlDlD5D9D13D17D21D25D29D33D37D41D45D49D53D57D61Din2D2D6DlOD14D18D22D26D30D34D38D42D46D50D54D58D62Din3D3D7DllD15D19D23D27D31D35D39D43D47D51D55D59D63
[0035] 按照O、1、2、3次序?qū)?yīng)的DO、D1、D2、D3為一組的數(shù)據(jù)，4、5、6、7次序?qū)?yīng)的D4、
D5、D6、D7為一組的數(shù)據(jù)，......、60、61、62、63次序?qū)?yīng)的D60、D61、D62、D63為一組的數(shù)據(jù)，
按照逐行次序依次存儲(chǔ)到各子塊RA、RB、RC、RD，并且每個(gè)時(shí)鐘周期內(nèi)各子塊按照A0、Al、A2、A3、……、A14、A15的地址順序存儲(chǔ)到上16個(gè)地址中的同一個(gè)地址中。其中，以DO至D8存儲(chǔ)在各子塊RA、RB、RC、RD及上16個(gè)地址中的相應(yīng)地址為例，如表(二)所示為8x8 二維數(shù)組，一個(gè)輸入數(shù)據(jù)存儲(chǔ)在整個(gè)主體結(jié)構(gòu)中的位置情況可以通過一個(gè)方塊中的4個(gè)參數(shù)表不，如左上角的數(shù)據(jù)為輸入次序，亦為之型掃描要求的輸出次序，右上角的數(shù)據(jù)代表該輸入數(shù)據(jù)存儲(chǔ)的子塊，左下角的數(shù)據(jù)代表輸入數(shù)據(jù)，右下角的數(shù)據(jù)代表該輸入數(shù)據(jù)在上16個(gè)地址中存儲(chǔ)的地址:
[0036]表(二)
[0037]
【權(quán)利要求】
1.一種四通道的之型掃描結(jié)構(gòu)，其特征在于，結(jié)構(gòu)如下:整個(gè)結(jié)構(gòu)主體采用一雙端口 RAM，所述雙端口 RAM分成4個(gè)子塊，所述雙端口 RAM最少可以存儲(chǔ)128個(gè)數(shù)據(jù)，所述128個(gè)數(shù)據(jù)中，每4個(gè)數(shù)據(jù)一個(gè)地址，共32個(gè)地址，所述32個(gè)地址分成上16個(gè)地址、下16個(gè)地址進(jìn)行兵兵操作；所述雙端口 RAM—邊為只寫、一邊為只讀，所述之型掃描結(jié)構(gòu)在雙端口 RAM只寫的一邊至少包括的多個(gè)寫端數(shù)據(jù)選擇模塊和多個(gè)寫端地址選擇模塊與所述子塊數(shù)目相同，且每個(gè)子塊只寫的一邊的兩個(gè)輸入端分別連接一個(gè)寫端數(shù)據(jù)選擇模塊和一個(gè)寫端地址選擇模塊；所述之型掃描結(jié)構(gòu)在雙端口 RAM只寫的一邊還包括數(shù)據(jù)地址分發(fā)模塊，其輸入端接收4個(gè)輸入通道中的數(shù)據(jù)，其寫有效信號(hào)連接至所述雙端口 RAM寫有效輸入端，其讀寫的乒乓控制有效信號(hào)連接至一讀端地址選擇模塊的輸入端，以及每個(gè)寫端數(shù)據(jù)選擇模塊和每個(gè)寫端地址選擇模塊的輸入端分別只連接所述數(shù)據(jù)地址分發(fā)模塊的一個(gè)輸出端；所述之型掃描結(jié)構(gòu)在雙端口 RAM只讀的一邊至少包括多個(gè)讀端數(shù)據(jù)選擇模塊和所述讀端地址選擇模塊，所述讀端數(shù)據(jù)選擇模塊和所述子塊數(shù)目相同，所述讀端地址選擇模塊輸出端連接至各子塊只讀一邊的輸入端，且其輸入端接收讀寫的乒乓控制有效信號(hào)，所述每個(gè)讀端數(shù)據(jù)選擇模塊輸入端只分別連接一個(gè)子塊只讀一邊的輸入端；只讀一邊還包括輸出數(shù)據(jù)排序模塊，所述各讀端數(shù)據(jù)選擇模塊輸出端分別只連接所述輸出數(shù)據(jù)排序模塊的一個(gè)輸入端，并通過所述輸出數(shù)據(jù)排序模塊輸出通道按之型掃描要求輸出數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的四通道的之型掃描結(jié)構(gòu)，其特征在于，所述之型掃描要求按照O至63的次序依次輸出的方法包括如下步驟:第一步:在雙端口 RAM只寫的一邊通過一個(gè)時(shí)鐘周期啟動(dòng)寫有效信號(hào)后，在后續(xù)16個(gè)時(shí)鐘周期的每個(gè)時(shí)鐘周期內(nèi)，分別向4個(gè)輸入通道輸入4個(gè)連續(xù)的數(shù)據(jù)并按照逐行次序在數(shù)據(jù)地址分發(fā)模塊中存儲(chǔ)；第二步:按照三個(gè)約束條件，使每個(gè)時(shí)鐘周期輸入的4個(gè)數(shù)據(jù)重新排列分發(fā)至4個(gè)不同子塊RA、RB、RC、RD,并將每個(gè)時(shí)鐘周期中的4個(gè)不同子塊RA、RB、RC、RD同時(shí)分發(fā)至上16個(gè)地址的一個(gè)地址中，其中，所述上16個(gè)地址為由AO至A15依次分發(fā)，所述三個(gè)約束條件為:約束條件一:每個(gè)時(shí)鐘周期向4個(gè)輸入通道中連續(xù)輸入的4個(gè)數(shù)據(jù)分別只能寫入4個(gè)子塊中的一個(gè)，且所述4個(gè)數(shù)據(jù)的各子塊不能重復(fù)的方式進(jìn)行組合，即必須有I個(gè)RA、1個(gè)RB、I 個(gè) RC 和 I 個(gè) RD ;約束條件二:每個(gè)時(shí)鐘周期要求從4個(gè)子塊中輸出的4個(gè)數(shù)據(jù)符合之型掃描要求，并且所述4個(gè)數(shù)據(jù)的各子塊不能重復(fù)，即必須有I個(gè)RA、1個(gè)RB、1個(gè)RC和I個(gè)RD ;約束條件三:同時(shí)滿足約束條件一和約束條件二時(shí)，選擇4個(gè)子塊重復(fù)多的組合；第三步:再通過一個(gè)時(shí)鐘周期啟動(dòng)讀寫兩端的乒乓控制有效信號(hào)后，在所述雙端口RAM只讀的一邊進(jìn)行讀操作，在后續(xù)16個(gè)時(shí)鐘周期的每個(gè)時(shí)鐘周期內(nèi)，分別由AO至A15依次讀取上16個(gè)地址中的每個(gè)地址中的4個(gè)數(shù)據(jù)，同時(shí)允許對(duì)所述雙端口 RAM的下16個(gè)地址進(jìn)行寫操作；第四步:對(duì)4個(gè)不同子塊的上16個(gè)地址讀出的數(shù)據(jù)重新排序，使從其4個(gè)輸出通道輸出的數(shù)據(jù)符合之型掃描要求。
3.根據(jù)權(quán)利要求2所述的四通道的之型掃描結(jié)構(gòu)，其特征在于:整個(gè)結(jié)構(gòu)主體采用32的倍數(shù)大于等于2的地址 的雙端口 RAM，每個(gè)地址存儲(chǔ)4個(gè)數(shù)據(jù)，雙端口 RAM —端為只寫，其另一端為只讀。
【文檔編號(hào)】H04N19/00GK103581668SQ201310602026
【公開日】2014年2月12日 申請日期:2013年11月21日 優(yōu)先權(quán)日:2013年11月21日
【發(fā)明者】陳劍軍 申請人:杭州士蘭微電子股份有限公司