專利名稱：Dds信號發(fā)生器及跳頻方法
技術(shù)領(lǐng)域：
本發(fā)明涉及直接數(shù)字頻率合成(DDS，DirectDigital Frequency Synthesis)技術(shù)領(lǐng)域，特別涉及一種DDS信號發(fā)生器及跳頻方法。
背景技術(shù)：
傳統(tǒng)的無線通信一般采用定頻通信方式，即在一個固定的頻率上傳輸信息，如常見的無線對講機(jī)、汽車移動電話等。定頻通信方式在受到干擾時通信質(zhì)量會迅速下降，甚至中斷通信。而在軍事通信應(yīng)用中，發(fā)生通信中斷通常是致命的。跳頻通信具有良好的抗衰落、抗多徑干擾、抗網(wǎng)間干擾的特性，因此跳頻通信不僅在軍事上應(yīng)用廣泛，而且被逐漸引入到民用設(shè)備中，如現(xiàn)在的GSM蜂窩電話采用的就是跳頻通信方式。跳頻是通過偽隨機(jī)方式不斷改變載波頻率的通信技術(shù)。跳頻源指標(biāo)一般包括跳頻帶寬、跳頻頻率的數(shù)目、跳頻的速率以及跳頻碼的長度(周期)。跳頻帶寬越寬，抗部分頻帶的干擾能力越強(qiáng)，如在短波段，可以進(jìn)行1. 5MHz到3MHz全頻段跳頻；在甚高頻段，可以進(jìn)行30MHz到80MHz全頻段跳頻。跳頻數(shù)目越多，抗單頻、多頻以及梳狀干擾能力越強(qiáng)，在一般的跳頻電臺中，跳頻的頻率數(shù)目一般不超過100跳。跳頻的速率指每秒頻率跳變的次數(shù)， 每秒鐘跳躍的次數(shù)越多，抗跟蹤式干擾能力越強(qiáng)，跳頻速率一般有幾十跳到幾萬跳。跳頻周期確定了跳頻圖案延續(xù)的時間長度，跳頻周期越長，抗截獲的能力越強(qiáng)。目前，現(xiàn)有的跳頻一般由混頻電路實(shí)現(xiàn)，也有利用鎖相環(huán)(PLL，Wiase Locked Loop)直接倍頻實(shí)現(xiàn)的，還有利用DDS和PLL組合方法實(shí)現(xiàn)的，以及利用DDS加本振源混頻的方法實(shí)現(xiàn)的。這些方法中鎖相環(huán)和混頻器的使用是為了將頻率倍頻到GHz。DDS信號發(fā)生器指基于直接數(shù)字頻率合成(DDQ技術(shù)的信號發(fā)生器，直接數(shù)字合成技術(shù)是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。DDS信號發(fā)生器一般由相位累加器、加法器、波形存儲器組成。目前采用DDS技術(shù)實(shí)現(xiàn)任意函數(shù)/波形信號發(fā)生器的方法一般有兩種，一是在電路上集成現(xiàn)成的DDS芯片來實(shí)現(xiàn)；二是在現(xiàn)場可編程門陣列 (FPGA, Field-Programmable Gate Array)內(nèi)部用硬件代碼實(shí)現(xiàn)DDS功能。前者由于采用了成熟的DDS芯片，成本較高，而且控制方式受制于DDS芯片廠商，不靈活。后者由于是在 FPGA內(nèi)部定制的DDS模塊，成本較低(不需要單獨(dú)的硬件芯片)，且可以靈活控制和升級。在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中PLL的實(shí)現(xiàn)方式的頻率轉(zhuǎn)換速度不高、而且分辨率較低。DDS加PLL的技術(shù)雖然能夠結(jié)合兩者之長，達(dá)到很好的效果，但是 PLL的引入最終對DDS的頻率捷變性起到了一定限制，而且需要外接一個PLL芯片，增加了成本。DDS加本振源混頻的方法電路復(fù)雜，需要單獨(dú)的混頻電路，一般只在獨(dú)立跳頻源中使用。并且，跳頻信號源可以用于模擬實(shí)際的跳頻通信環(huán)境，驗(yàn)證各種在跳頻帶寬范圍內(nèi)的通信設(shè)備。目前市場上的跳頻信號源一般作為獨(dú)立的設(shè)備進(jìn)行銷售和使用，均具有獨(dú)立的硬件電路和控制系統(tǒng)，成本比較高，導(dǎo)致價格一般也比較高。
而雖然目前DDS信號發(fā)生器的集成度越來越高，一般都集成了正弦發(fā)生器、脈沖發(fā)生器、噪聲發(fā)生器、任意波形發(fā)生器等多種信號源，并且支持各種模擬和數(shù)字調(diào)制，如AM、 FM、PM、ASK、PSK、FSK等，還具有掃頻和脈沖串功能。但是，尚沒有在基于DDS技術(shù)的信號發(fā)生器上集成跳頻源的功能。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種DDS信號發(fā)生器及跳頻方法，目的在于節(jié)約設(shè)計(jì)成本；并且，使跳頻功能具有良好的可擴(kuò)展和可升級性能。為達(dá)到上述目的，本發(fā)明實(shí)施例提供一種DDS信號發(fā)生器，包括相位累加器、加法器和波形存儲器，所述DDS信號發(fā)生器還包括頻率控制字存儲單元，用于存儲頻率控制字表，頻率控制字表包括多個根據(jù)用戶設(shè)置的頻率計(jì)算出的頻率控制字；取點(diǎn)控制單元，根據(jù)跳頻間隔從頻率控制字表中獲取頻率控制字，使得DDS信號發(fā)生器根據(jù)頻率控制字來控制輸出頻率，以實(shí)現(xiàn)跳頻。本發(fā)明實(shí)施例還提供一種跳頻方法，應(yīng)用于DDS信號發(fā)生器，所述跳頻方法包括DDS信號發(fā)生器存儲頻率控制字表，頻率控制字表包括多個根據(jù)用戶設(shè)置的頻率計(jì)算出的頻率控制字；根據(jù)跳頻間隔從頻率控制字表中獲取頻率控制字，使得DDS信號發(fā)生器根據(jù)頻率控制字來控制輸出頻率，以實(shí)現(xiàn)跳頻。本發(fā)明實(shí)施例的有益效果在于，在現(xiàn)有DDS信號發(fā)生器的硬件資源上實(shí)現(xiàn)跳頻功能，設(shè)計(jì)成本低；并且，跳頻功能具有良好的可擴(kuò)展和可升級性能。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，并不構(gòu)成對本發(fā)明的限定。在附圖中圖1是本發(fā)明實(shí)施例中DDS信號發(fā)生器的結(jié)構(gòu)示意圖；圖2是本發(fā)明實(shí)施例中通過FPGA實(shí)現(xiàn)的DDS信號發(fā)生器的原理示意圖；圖3是本發(fā)明實(shí)施例中通過DSP實(shí)現(xiàn)跳頻的原理示意圖；圖4是本發(fā)明實(shí)施例中將頻率控制字串行存放在DDRII中的示意圖；圖5是本發(fā)明實(shí)施例中將頻率控制字并行存放在DDRII中的示意圖；圖6是本發(fā)明實(shí)施例中取點(diǎn)控制單元的結(jié)構(gòu)示意圖；圖7是本發(fā)明實(shí)施例中跳頻參數(shù)布局以及前面板布局的示意圖；圖8是本發(fā)明實(shí)施例中跳頻方法的流程圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合附圖對本發(fā)明實(shí)施例作進(jìn)一步詳細(xì)說明。在此，本發(fā)明的示意性實(shí)施例及其說明用于解釋本發(fā)明，但并不作為對本發(fā)明的限定。本發(fā)明實(shí)施例提供一種DDS信號發(fā)生器，圖1為本發(fā)明實(shí)施例中DDS信號發(fā)生器的結(jié)構(gòu)示意圖。如圖1所示，該DDS信號發(fā)生器包括相位累加器101、加法器102和波形存儲器 103 ；該DDS信號發(fā)生器還包括頻率控制字存儲單元104和取點(diǎn)控制單元105 ；其中，頻率控制字存儲單元104用于存儲頻率控制字表，頻率控制字表包括多個根據(jù)用戶設(shè)置的頻率計(jì)算的頻率控制字；取點(diǎn)控制單元105根據(jù)跳頻間隔從頻率控制字表中獲取頻率控制字，使得DDS信號發(fā)生器根據(jù)頻率控制字來控制輸出頻率，以實(shí)現(xiàn)跳頻。通過上述DDS信號發(fā)生器可實(shí)現(xiàn)跳頻功能，設(shè)計(jì)成本低；并且，跳頻功能具有良好的可擴(kuò)展和可升級性能。以下以FPGA實(shí)現(xiàn)的DDS信號發(fā)生器為例，詳細(xì)描述在DDS信號發(fā)生器的基礎(chǔ)上實(shí)現(xiàn)跳頻功能。圖2為通過FPGA內(nèi)部實(shí)現(xiàn)的DDS信號發(fā)生器的原理示意圖。如圖2所示，DDS信號發(fā)生器事先將要輸出的波形幅度碼值存放在波形存儲器中，波形中各點(diǎn)均勻分布在360 度的相位上。然后，相位累加器在時鐘的控制下以設(shè)置的頻率控制字為步進(jìn)進(jìn)行累加，并與相位控制字相加后作為波形存儲器的地址，對波形存儲器進(jìn)行尋址，取出對應(yīng)的幅度碼值，送入數(shù)模轉(zhuǎn)換器(DAC，Digital Analog Converter)轉(zhuǎn)換后通過低通濾波電路、幅度/偏移控制電路等模擬信號調(diào)理電路后輸出。如圖2所示，用戶可設(shè)置的參數(shù)有頻率控制字、相位控制字以及波表。頻率控制字由用戶設(shè)置的頻率、參考時鐘計(jì)算得到，計(jì)算公式如下
權(quán)利要求
1.一種DDS信號發(fā)生器，包括相位累加器、加法器和波形存儲器，其特征在于，所述DDS 信號發(fā)生器還包括頻率控制字存儲單元，用于存儲頻率控制字表，所述頻率控制字表包括多個根據(jù)用戶設(shè)置的頻率計(jì)算出的頻率控制字；取點(diǎn)控制單元，根據(jù)跳頻間隔從所述頻率控制字表中獲取頻率控制字，使得所述DDS 信號發(fā)生器根據(jù)所述頻率控制字來控制輸出頻率，以實(shí)現(xiàn)跳頻。
2.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述DDS信號發(fā)生器還包括 跳頻設(shè)置單元，與所述頻率控制字存儲單元、取點(diǎn)控制單元連接，用于輸入和配置跳頻參數(shù)，所述跳頻參數(shù)包括跳頻開關(guān)、跳頻間隔、跳頻圖案以及顯示方式中的一種或其組合。
3.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述取點(diǎn)控制單元通過現(xiàn)場可編程門陣列實(shí)現(xiàn)。
4.根據(jù)權(quán)利要求1所述的DDS信號發(fā)生器，其特征在于，所述頻率控制字存儲單元為 DDRII ；所述取點(diǎn)控制單元從所述DDRII中獲取所述頻率控制字。
5.根據(jù)權(quán)利要求3所述的DDS信號發(fā)生器，其特征在于，所述取點(diǎn)控制單元具體包括 第一計(jì)數(shù)器，用于控制獲取所述頻率控制字的地址；第二計(jì)數(shù)器，用于控制獲取所述頻率控制字的速度； 第三計(jì)數(shù)器，用于控制所述頻率控制字的輸出速度。
6.根據(jù)權(quán)利要求2所述的DDS信號發(fā)生器，其特征在于，所述跳頻設(shè)置單元通過DSP實(shí)現(xiàn)用戶接口來輸入和配置跳頻參數(shù)。
7.—種跳頻方法，應(yīng)用于DDS信號發(fā)生器，其特征在于，所述跳頻方法包括DDS信號發(fā)生器存儲頻率控制字表，所述頻率控制字表包括多個根據(jù)用戶設(shè)置的頻率計(jì)算出的頻率控制字；根據(jù)跳頻間隔從所述頻率控制字表中獲取頻率控制字，使得所述DDS信號發(fā)生器根據(jù)所述頻率控制字來控制輸出頻率，以實(shí)現(xiàn)跳頻。
8.根據(jù)權(quán)利要求7所述的跳頻方法，其特征在于，所述跳頻方法還包括輸入和配置跳頻參數(shù)，所述跳頻參數(shù)包括跳頻開關(guān)、跳頻間隔、跳頻圖案以及顯示方式中的一種或其組I=I ο
9.根據(jù)權(quán)利要求7所述的跳頻方法，其特征在于，所述根據(jù)跳頻間隔從所述頻率控制字表中獲取頻率控制字，具體通過現(xiàn)場可編程門陣列實(shí)現(xiàn)。
10.根據(jù)權(quán)利要求7所述的跳頻方法，其特征在于，所述頻率控制字表存儲在DDRII中； 所述根據(jù)跳頻間隔從所述頻率控制字表中獲取頻率控制字，具體包括根據(jù)跳頻間隔從所述DDRII中獲取所述頻率控制字。
11.根據(jù)權(quán)利要求9所述的跳頻方法，其特征在于，所述根據(jù)跳頻間隔從所述頻率控制字表中獲取頻率控制字，具體包括通過第一計(jì)數(shù)器控制獲取所述頻率控制字的地址； 通過第二計(jì)數(shù)器控制獲取所述頻率控制字的速度； 通過第三計(jì)數(shù)器控制所述頻率控制字的輸出速度。
12.根據(jù)權(quán)利要求8所述的跳頻方法，其特征在于，所述輸入和配置跳頻參數(shù)通過DSP 實(shí)現(xiàn)。
全文摘要
本發(fā)明實(shí)施例提供一種DDS信號發(fā)生器及跳頻方法，該DDS信號發(fā)生器包括相位累加器、加法器和波形存儲器；以及頻率控制字存儲單元，用于存儲頻率控制字表，頻率控制字表包括多個根據(jù)用戶設(shè)置的頻率計(jì)算出的頻率控制字；取點(diǎn)控制單元，根據(jù)跳頻間隔從頻率控制字表中獲取頻率控制字，使得DDS信號發(fā)生器根據(jù)頻率控制字來控制輸出頻率，以實(shí)現(xiàn)跳頻。通過本發(fā)明實(shí)施例，可在現(xiàn)有DDS信號發(fā)生器的硬件資源上實(shí)現(xiàn)跳頻功能，設(shè)計(jì)成本低；并且，跳頻功能具有良好的可擴(kuò)展和可升級性能。
文檔編號H04B1/7136GK102468868SQ201010531140
公開日2012年5月23日 申請日期2010年11月3日 優(yōu)先權(quán)日2010年11月3日
發(fā)明者李維森, 王悅, 王鐵軍 申請人:北京普源精電科技有限公司