專利名稱：無線數(shù)傳電臺數(shù)字信號處理模塊中fpga與dsp通信結構與方法
技術領域：
本發(fā)明涉及一種無線數(shù)傳電臺的通信方式。特別是涉及一種在基于DSP和FPGA的硬 件平臺上實現(xiàn)調制解調，數(shù)字下變頻與信道編解碼。提高了精度和運算速度，消除數(shù)字 信號處理器瓶頸，簡化了硬件電路的設計，通用性好，且易于修改、升級的無線數(shù)傳電 臺數(shù)字信號處理模塊中FPGA與DSP通信結構與方法。
背景技術：
近年來，軟件無線電作為一種新的無線通信體系結構備受關注。它突破了傳統(tǒng)無線 電臺以功能單一、可擴展性差的硬件為設計核心的局限性，把硬件作為無線通信的基本 平臺，而把盡可能多的無線通信功能用軟件來實現(xiàn)。無線數(shù)傳電臺是無線數(shù)據(jù)傳輸電臺的簡稱，在歐美、日本應用比較廣泛,技術比較成 熟，但是成本很高。國內無線數(shù)傳電臺生產廠家在高頻電路的軟件與硬件設計能力、生 產工藝水準、質量控制等方面還有很大距離，產品的各項技術指標很難達到國家無線電 產品技術標準，頻率穩(wěn)定度和接收機靈敏度都比較差，且該類設計中多使用專用調制解 調器和下變頻器等專用模塊，成本較高。無線數(shù)傳電臺的應用如圖l所示。.數(shù)傳電臺的基本結構如圖2所示，具有一般的無線傳輸系統(tǒng)的結構。由射頻發(fā)射接 收設備、調制解調設備、信道編碼設備以及接口控制設備組成。DSP和FPGA是軟件無線電技術中不可或缺的硬件資源，隨考DSP和FPGA技術的迅 猛發(fā)展，芯片集成度的提高也使芯片成本降低，這導致DSP和FPGA的需求上升和應用領 域的擴展，DSP和FPGA在整個電子信息領域得到了廣泛的應用，越來越多的人開始或從 事DSP和FPGA設計和研發(fā)?，F(xiàn)代通信系統(tǒng)中的數(shù)字化、寬帶化、智能化和多媒體化都要 求與DSP和FPGA相結合。DSP和FPGA已經廣泛應用于高速自動控制、無線電、語音處理、 網絡設備等領域，DSP和FPGA結合為數(shù)字信號處理提供了高效而可靠的硬件基礎，可以 認為這是通信平臺技術未來的發(fā)展方向。如何有機地把他們聯(lián)系起來，是一個關鍵地問' 題。 .發(fā)明內容本發(fā)明所要解決的技術問題是，提供一種在基于DSP和FPGA的硬件平臺上實現(xiàn)調制 解調，數(shù)字下變頻與信道編解碼的技術。降低了成本，提高了精度和運算速度，消除數(shù) 字信號處理器瓶頸，簡化了硬件電路的設計，通用性好，且易于修改、升級，實現(xiàn)了低 成本高性能的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構與方法。本發(fā)明所采用的技術方案是無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結 構與方法，其中的通信結構是，設置有FPGA芯片和DSP芯片，在FPGA芯片中包括有 先進先出存儲/接收單元和接收先進先出存儲/接收單元信號的調制模塊，以及解調模塊 和接收解調模塊信號的^進先出存儲/發(fā)送單元；DSP芯片中包括有與FPGA芯片的先進 先出存儲/接收單元對應連接的第一串行接口和與FPGA芯片的先進先出存儲/發(fā)送單元對 應連接的第二串行接口，以及接收FPGA芯片中斷請求的INT1腳和INT2腳。所述的FPGA芯片中，先進先出存儲/接收單元的empty/full腳連接DSP芯片的INT1 腳，先進先出存儲/發(fā)送單元的empty/full腳連接DSP芯片的INT2腳；而FPGA芯片中 先進先出存儲/接收單元的dataout腳、wrreq/rdreq腳、datain腳、clock腳相對應地 連接DSP芯片中第一串行接口的BDRO腳、BFSX0腳、BDX0腳、BCLKX0腳；FPGA芯片中 先進先出存儲/發(fā)送單元的dataout腳、Wrreq/rdreq腳、datain腳、clock腳相對應地 連接第二串行接口的BDR1腳、BFSX1腳、BDX1腳、BCLKX1腳；所述的FPGA芯片的調制模塊的輸出信號連接D/A轉換器;FPGA芯片的解調模塊的輸 入端連接A/D轉換器。所述的FPGA芯片還連接PROM存儲器。所述的DSP芯片還分別連接有FLASH存儲器和隨機存儲器，以及外部時鐘CLK和下 載數(shù)據(jù)用的JTAG接口。其中的通信方法是，由主程序和外部中斷程序兩部分構成，其中， 主程序包括有如下步驟1) 對DSP芯片和其串行接口 MCBSP1進行初始化；2) 等待外部中斷，當沒有外部中斷信號時繼續(xù)等待，有外部中斷信號時進入下一步；3) 執(zhí)行外部中斷，外部中斷程序執(zhí)行完畢返回到第2)步進行循環(huán)； 外部中斷程序包括有如下步驟 _1) 外部中斷函數(shù)開啟第一串行接口發(fā)送數(shù)據(jù)；2) 判斷數(shù)據(jù)是否發(fā)送完畢，未完繼續(xù)發(fā)送，發(fā)送完畢進入下一步；3) 外部中斷函數(shù)開啟第二串行接口接收數(shù)據(jù)；4) 判斷數(shù)據(jù)是否接收完畢，未完繼續(xù)接收，接收完畢進入下一步；5) 開啟外部中斷函數(shù)；6) 進入主程序中的第2)步等待外部中斷。所述的外部中斷程序的外部中斷函數(shù)開啟第一串行接口發(fā)送數(shù)據(jù)，首先打開發(fā)送中 斷，然后再開始發(fā)送數(shù)據(jù)。所述的外部中斷程序的外部中斷函數(shù)開啟第二串行接口接收數(shù)據(jù)，首先打開接收中 斷，然后再開始接收數(shù)據(jù)。本發(fā)明的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構與方法，基于DSP 和FPGA的硬件平臺上實現(xiàn)調制解調，數(shù)字下變頻與信道編解碼。降低了成本，提高了精 度和運算速度，消除數(shù)字信號處理器瓶頸，簡化了硬件電路的設計，通用性好，且易于
修改、升級，實現(xiàn)了低成本高性能。而且，無線數(shù)傳電臺中FPGA與DSP通信結構特別適 合于串口通信，在帶寬25KHz下，通信速率可以達到19.2kbit/s，能夠有效的完成FPGA 和DSP之間的數(shù)據(jù)通信^為可靠的數(shù)據(jù)傳輸提供了保障。


圖1是現(xiàn)有的數(shù)傳電臺的應用系統(tǒng)的結構示意圖； 圖2是現(xiàn)有的數(shù)傳電臺的系統(tǒng)原理框圖； 圖3是本發(fā)明的整體結構示意圖；圖4是本發(fā)明的方法FPGA部分FIFO存儲器的原理方框圖；圖5是本發(fā)明的方法FPGA部分FIFO內部讀取數(shù)據(jù)的程序流程圖；圖6是本發(fā)明的方法FPGA部分FIFO內部數(shù)據(jù)寫入的程序流程圖；圖7是使用本發(fā)明的方法的無線數(shù)傳電臺數(shù)字信號處理模塊的結構示意圖；圖8是本發(fā)明的方法DSP部分流程的主程序；圖9是本發(fā)明的方法DSP部分流程的程序流程圖；圖10是DSP發(fā)送FPGA接收過程中串口通信中的數(shù)據(jù)流整體效果圖； 圖11是DSP發(fā)送FPGA接收過程中串口通信中的數(shù)據(jù)流局部效果圖； 圖12是FPGA發(fā)送DSP接收過程中串口通信中的數(shù)據(jù)流整體效果圖； 圖13是FPGA發(fā)送DSP接收過程中串口通信中的數(shù)據(jù)流局部效果圖。 其中-1: FPGA芯片 3: D/A轉換器 5: PROM存儲器 9:隨機存儲器 12:解調模塊14:先進先出存儲/發(fā)送單元 22:第二串行接口2: DSP芯片4: A/D轉換器 8: FLASH存儲器11:調制模塊13:先進先出存儲/接收單元 21:第一串行接口具體實施方式
下面結合實施例對本發(fā)明的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構 與方法做出詳細說明。如圖3所示，本發(fā)明的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構，設 置有FPGA芯片1和DSP芯片2，在FPGA芯片1中包括有先進先出存儲/接收單元13 和接收先進先出存儲/接收單元13信號的調制模塊11，以及解調模塊12和接收解調模塊 12信號的先進先出存儲/發(fā)送單元14。 FPGA芯片1的調制模塊11的輸出信號連接D/A 轉換器3， FPGA芯片1的解調模塊12的輸入端連接A/D轉換器4 ， FPGA芯片1還連接
PR0M存儲器(可編程只讀存儲器)5;先進先出存儲/接收單元13和先進先出存儲/發(fā)送單元14是相同的結構，也就是先 進先出堆棧FIFO，作為^據(jù)緩沖器，它是由隨機存儲器(RAM)和一系列控制結構組成的。 這些控制結構有讀、寫記數(shù)器，空、滿標志生成器，選擇判斷結構等。整個FIFO的外部 引腳由時鐘信號(clk)，數(shù)據(jù)輸入(datain)，數(shù)據(jù)輸出(dataout)，空/滿標志位 (empty/full)，讀/寫控制端(wrreq/rdreq)組成。FIF0存儲器的原理方框圖如圖4所示，F(xiàn)IF0內部讀取數(shù)據(jù)的程序流程圖如圖5所示， FIFO內部數(shù)據(jù)寫入的程序流程圖如圖6所示。DSP芯片2中包括有與FPGA芯片1的先進先出存儲/接收單元13對應連接的第一 串行接口 21和與FPGA芯片1的先進先出存儲/發(fā)送單元14對應連接的第二串行接口 22， 以及接收FPGA芯片1中斷請求的INT1腳和INT2腳。DSP芯片2還分別連接有FLASH存 儲器(掉電非易失性存儲器)8和隨機存儲器9，以及外部時鐘CLK和下載數(shù)據(jù)用的JTAG 接口。DSP發(fā)送數(shù)據(jù)，F(xiàn)PGA接收數(shù)據(jù)。FPGA以恒定速率從FIFO中讀取數(shù)據(jù)進行調制，當 FIFO數(shù)據(jù)減少到一定程度時，自動向DSP發(fā)送請求信號。DSP發(fā)送一定量數(shù)據(jù)后(其發(fā) 送速率快)，停止發(fā)送，等待再次收到請求信號，如此反復。FIFO的編寫要注意設置輸入寬度為1 (因為在此采用的是串行通信)，深度要適當 大一些，要保證在FIFO中存儲數(shù)據(jù)低于半滿后和數(shù)據(jù)輸入之間這段時間FIFO不能取空， 由于調制取數(shù)速率比較慢，這種條件很容易滿足。所述的FPGA芯片1中，先進先出存儲/接收單元13的empty/full腳連接DSP芯片2 的INT1腳，先進先出存儲/發(fā)送單元14的empty/full腳連接DSP芯片2的INT2腳；而 FPGA芯片1中先進先出存儲/接收單元13的dataout腳、wrreq/rdreq腳、datain腳、 clock腳相對應地連接DSP芯片2中第一串行接口21的BDRO腳、BFSX0腳、BDX0腳、BCLKX0 腳；FPGA芯片1中先進先出存儲/發(fā)送單元14的dataout腳、Wrreq/rdreq腳、datain 腳、clock腳相對應地連接第二串行接口 22的BDR1腳、BFSX1腳、BDX1腳、BCLKX1腳； 接收數(shù)據(jù)FIFO的讀時鐘與調制部分的串行數(shù)據(jù)輸入時鐘相連，F(xiàn)IFO數(shù)據(jù)輸出與調 制串行輸入相連，讀使能從調制開始一直開啟。寫時鐘與DSP的BCLKX1 (串行口一的發(fā) 送數(shù)據(jù)時鐘)相連，寫使能與DSP的BFSX1 (串行口一的幀同步口)相連，F(xiàn)IFO數(shù)據(jù)輸 入與DSP的BDX1 (串行口一的數(shù)據(jù)輸出口)相連。還需注意的是，對于半滿狀態(tài)的指示， 有兩個信號，分別由寫時鐘和讀時鐘控制，由于FPGA接受數(shù)據(jù)FIFO的讀信號是持續(xù)的， 所以這里的半滿顯示信號應選擇讀控制信號。由于FPGA在調制時要以同一速率(19.2 kbit/s)連續(xù)取數(shù)，而DSP發(fā)送數(shù)據(jù)快的 多，所以設置FIFO作為緩沖。當FIFO少于半滿的時候，向DSP發(fā)出請求信號，觸發(fā)DSP 的輸出中斷INTO (外部中斷0)，開始向FPGA輸入數(shù)據(jù)(注意每次接受請求信號后DSP 輸出的數(shù)據(jù)是固定長度的，比如16位)。當FIFO多于半滿的時候停止發(fā)送中斷。如此
反復。所以，輸入數(shù)據(jù)DSP是主動的。需要注意的是，中斷信號雖然以低電平有效，但一次低電平只能觸發(fā)一次中斷，所 以，實際在發(fā)出中斷的時候，要不斷的發(fā)出脈沖信號才不斷產生中斷。當不需要產生中 斷時，保持中斷信號不變就可以了。FPGA發(fā)送數(shù)據(jù)FIFO的編寫與FPGA接收數(shù)據(jù)FIFO的編寫基本相同。需要注意的是， FIFO發(fā)送數(shù)據(jù)的過程，實際是DSP從FIFO讀數(shù)的過程。所以，發(fā)送數(shù)據(jù)FIFO的讀時鐘與DSP的BCLKX1相連，讀使能與DSP的BFSX1相連。 注意最好不要用BCLKRl (串行口一的接受數(shù)據(jù)時鐘)，和BFSR1 (串行口一的接收數(shù)據(jù) 幀同步)。雖然DSP設計了這個兩個口，但BCLKRl時鐘是從BCLKX1得到的，應用此口 時鐘，實際應用中很容易在最后一位輸入數(shù)據(jù)得到誤碼(一般保持倒數(shù)第二位碼的狀態(tài)， 而不是實際接收的碼值)，所以釆用BCLKX1 口，和BFSX1 口最好。此外，F(xiàn)IFO數(shù)據(jù)輸出 與BDR1 (串行口一的數(shù)據(jù)接收口)相連。另一方面，發(fā)送數(shù)據(jù)FIFO的數(shù)據(jù)輸入與解調的數(shù)據(jù)輸出相連，寫時鐘與解調的與數(shù) 據(jù)輸出同步的時鐘相連。解調開始，寫使能即開啟。當FIFO多于半滿的時候，向DSP發(fā)出請求信號，觸發(fā)DSP的輸出中斷INT1 (外部 中斷l(xiāng))，開始從FPGA讀取數(shù)據(jù)(注意每次中斷DSP讀取的數(shù)據(jù)也是固定長度的，比如 16位)，當FIFO少于半滿的時候，停止觸發(fā)中斷信號。如此反復。很明顯，在FPGA發(fā) 送FIFO發(fā)送數(shù)據(jù)，DSP接收數(shù)據(jù)時，DSP仍然是主動的。需要強調的是，以上說的FPGA發(fā)送數(shù)據(jù)FIFO和接收數(shù)據(jù)FIFO的半滿并非指FIFO 的一半，可設多個比例值，只要滿足要求即可。如圖4、圖5所示，本發(fā)明的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信方 法，首先設置中斷向量表。即，對應外部中斷INTO、 INT1填寫相應中斷函數(shù)地址。注意 中斷向量表每個中斷占有四個字，指令長不夠的要用NOP補足。中斷向量的邊界要 用.align偽指令將其對齊128字頁邊界。對程序入口符號要進行全局符號定義。然后通 過主程序和外部中斷程序兩部分完成，其中， 主程序包括有如下步驟1)對DSP芯片2和其串行接口 MCBSP1進行初始化；DSP和串行接口的初始化。該初始化程序在主程序中調用。初始化程序包括初始化 PMST寄存器，實際程序將當前中斷向量指針I(yè)PTR指向以地址0x80開始的128字區(qū)間， 將MP/ MC引腳置為0 (即微計算機模式)，將OVLY置為1 (DARAM映射到程序空間和數(shù) 據(jù)空間)；將IFR (中斷標志寄存器)置零。將INTM (中斷模式位)置l，禁止可屏蔽 中斷。將IMR(中斷屏蔽寄存器)置O。設置SPCR1 (串行接口接收控制寄存器l) 、 SPCR2 (串行接口接收控制寄存器2);還有PCR (引腳控制寄存器)，主要設置幀同步有效極 性和時鐘的有效沿的方向；RCR (接收控制寄存器)、XCR (發(fā)送控制寄存器)，主要設 置發(fā)送和接收的幀格式和字長；SRGR1 (采樣率發(fā)生寄存器l) 、 SRGR2 (采樣率發(fā)生寄存
器2)，設置幀寬度和時鐘頻率。2) 等待外部中斷，當沒有外部中斷信號時繼續(xù)等待，有外部中斷信號時進入下一歩; DSP要不斷的等待f斷信號，其主程序必須要一直處于循環(huán)等待中。在響應中斷以后，要對已接收到的數(shù)據(jù)進行處理，或運算出待發(fā)送的數(shù)據(jù)。3) 執(zhí)行外部中斷，外部中斷程序執(zhí)行完畢返回到第2步進行循環(huán)； 外部中斷程序包括有如下步驟1) 外部中斷函數(shù)開啟第一串行接口 21發(fā)送數(shù)據(jù)，首先打開發(fā)送中斷，然后再開始 發(fā)送數(shù)據(jù)；外部中斷函數(shù)，負責開啟相應寄存器，打開時鐘，使能接收中斷，關閉外部中斷。 DSP的發(fā)送數(shù)據(jù)是靠中斷來進行的。而且發(fā)送數(shù)據(jù)時要屏蔽其它中斷。所以，在外部接收 中斷函數(shù)中，要設置IMR開啟接收中斷，屏蔽其它中斷。之后還要設置SPCR1、 SPCR2的 值開啟時鐘，幀同步，使能發(fā)送器。進行處理數(shù)據(jù)的發(fā)送。2) 判斷數(shù)據(jù)是否發(fā)送完畢，未完繼續(xù)發(fā)送，發(fā)送完畢進入下一步；3) 外部中斷函數(shù)開啟第二串行接口 22接收數(shù)據(jù)，首先打開接收中斷，然后再開始 接收數(shù)據(jù)；外部中斷函數(shù)，負責開啟相應寄存器，打開時鐘，使能發(fā)送中斷，關閉外部中斷。 DSP的接收數(shù)據(jù)是靠中斷來進行的。而且接收數(shù)據(jù)時要屏蔽其它中斷。所以，在外部發(fā)送 中斷函數(shù)中，要設置IMR開啟發(fā)送中斷，屏蔽其它中斷。之后還要設置SPCR1、 SPCR2的 值開啟時鐘，幀筒步，使能接收器。進行處理數(shù)據(jù)的接收。4) 判斷數(shù)據(jù)是否接收完畢，未完繼續(xù)接收，接收完畢進入下一步；5) 開啟外部中斷函數(shù)；6) 進入主程序中的第2步等待外部中斷。程序中循環(huán)執(zhí)行指定次數(shù)的發(fā)送和接收后，要關閉接收中斷或發(fā)送中斷，打開外部 中斷。還要將IMR的值重新設置，將INT0、 INT1中斷打開，轉而屏蔽其它中斷。從而返 回主程序后，再次執(zhí)行中斷。但要強調一點，在DSP中INTO、 INT1是同等級的中斷，所 以應避免同時向兩個中斷信號同時發(fā)送中斷請求的情況。
權利要求
1. 一種無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構，設置有FPGA芯片 (1)和DSP芯片(2)，.其特征在于，在FPGA芯片(1)中包括有先進先出存儲/接收單元(13)和接收先進先出存儲/接收單元(13)信號的調制模塊(11)，以及解調模塊 (12)和接收解調模塊(12)信號的先進先出存儲/發(fā)送單元(14) ; DSP芯片(2)中包 括有與FPGA芯片(1)的先進先出存儲/接收單元(13)對應連接的第一串行接口 (21) 和與FPGA芯片(1)的先進先出存儲/發(fā)送單元(14)對應連接的第二串行接口 (22)， 以及接收FPGA芯片(1)中斷請求的INT1腳和INT2腳。
2. 根據(jù)權利要求1所述的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構， 其特征在于，所述的FPGA芯片(1)中，先進先出存儲/接收單元(13)的empty/full 腳連接'DSP芯片(2)的INT1腳，先進先出存儲/發(fā)送單元(14)的empty/full腳連接 DSP芯片(2)的INT2腳；而FPGA芯片(1)中先進先出存儲/接收單元(13)的dataout 腳、wrreq/rdreq腳、datain腳、clock腳相對應地連接DSP芯片(2)中第一串行接口(21)的BDR0腳、BFSX0腳、BDX0腳、BCLKX0腳；FPGA芯片(1)中先進先出存儲/發(fā) 送單元(14)的dataout腳、Wrreq/rdreq腳、datain腳、clock腳相對應地連接第二串 行接口 (22)的BDR1腳、BFSX1腳、BDX1腳、BCLKX1腳；
3. 根據(jù)權利要求1所述的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構， 其特征在于，所述的FPGA芯片(1)的調制模塊(11)的輸出信號連接D/A轉換器(3); FPGA芯片(1)的解調模塊(12)的輸入端連接A/D轉換器(4)。
4. 根據(jù)權利要求1所述的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構， 其特征在于，所述的FPGA芯片(1)還連接PROM存儲器(5)。
5. 根據(jù)權利要求1所述的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構， 其特征在于，所述的DSP芯片(2)還分別連接有FLASH存儲器(8)和隨機存儲器(9)， 以及外部時鐘CLK和下載數(shù)據(jù)用的JTAG接口 。
6. —種無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信方法，其特征在于，是 由主程序和外部中斷程序兩部分構成，其中，主程序包括有如下步驟1) 對DSP芯片(2)和其串行接口 MCBSP1進行初始化；2) 等待外部中斷，當沒有外部中斷信號時繼續(xù)等待，有外部中斷信號時進入下一步；3) 執(zhí)行外部中斷，外部中斷程序執(zhí)行完畢返回到第2)步進行循環(huán)； 外部中斷程序包括有如下步驟-1) 外部中斷函數(shù)開啟第一串行接口 (21)發(fā)送數(shù)據(jù)；2) 判斷數(shù)據(jù)是否發(fā)送完畢，未完繼續(xù)發(fā)送，發(fā)送完畢進入下一步；3) 外部中斷函數(shù)開啟第二串行接口 (22)接收數(shù)據(jù)；4) 判斷數(shù)據(jù)是否接收完畢，未完繼續(xù)接收，接收完畢進入下一步； 5) 開啟外部中斷函數(shù)；6) 進入主程序中的第2)步等待外部中斷。
7. 根據(jù)權利要求6所述的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信方法， 其特征在于，所述的外部中斷程序的外部中斷函數(shù)開啟第一串行接口 (21)發(fā)送數(shù)據(jù)， 首先打開發(fā)送中斷，然后再開始發(fā)送數(shù)據(jù)。
8. 根據(jù)權利要求6所述的無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信方法， 其特征在于，所述的外部中斷程序的外部中斷函數(shù)開啟第二串行接口 (22)接收數(shù)據(jù)， 首先打開接收中斷，然后再開始接收數(shù)據(jù)。
全文摘要
無線數(shù)傳電臺數(shù)字信號處理模塊中FPGA與DSP通信結構與方法，結構是，F(xiàn)PGA芯片先進先出存儲/接收單元和調制模塊，及解調模塊和先進先出存儲/發(fā)送單元；DSP芯片與FPGA芯片對應連接的第一串行接口和第二串行接口，以及接收FPGA芯片中斷請求的INT1腳和INT2腳。方法有，主程序對DSP芯片和其串行接口MCBSP1進行初始化；等待外部中斷；執(zhí)行外部中斷；外部中斷程序外部中斷函數(shù)開啟第一串行接口發(fā)送數(shù)據(jù)；判斷數(shù)據(jù)是否發(fā)送完畢；外部中斷函數(shù)開啟第二串行接口接收數(shù)據(jù)；判斷數(shù)據(jù)是否接收完畢；開啟外部中斷函數(shù)；進入主程序中的第二步等待外部中斷。本發(fā)明成本低，精度高，運算速度快，消除數(shù)字信號處理器瓶頸，簡化了硬件電路的設計，通用性好，且易于修改、升級，實現(xiàn)了低成本高性能。
文檔編號H04B1/707GK101145797SQ20071005896
公開日2008年3月19日 申請日期2007年8月17日 優(yōu)先權日2007年8月17日
發(fā)明者劉開華, 段建峰, 馬永濤 申請人:天津大學