專利名稱：提供對數(shù)據(jù)值組不受限的硬件部件訪問的方法、系統(tǒng)、同步電路的制作方法
技術領域：
本發(fā)明一般地涉及一種用于提供對數(shù)據(jù)值組的不受限的硬件部件訪問的方法、系統(tǒng)和同步電路。更具體地，本發(fā)明提供了機頂盒內的基于硬件的同步，以使數(shù)據(jù)值可在工作于第一頻率的時鐘寄存器組和工作于第二頻率的DCR寄存器組之間進行傳送。
背景技術：
機頂盒正在許多家庭中變得越來越普及。具體地說，機頂盒常用于接收電纜和/或衛(wèi)星電視信號。隨著機頂盒的不斷普及，機頂盒提供的功能也不斷完善。例如，現(xiàn)在許多機頂盒不僅顯示日期和時間信息，還隨著按下按鈕為用戶提供觀看時間表、每次觀看付費選項等。在許多情況下，機頂盒被設計為包含工作于超過一種頻率的電路。例如，機頂盒可以包含實時時鐘電路和一組工作于一種頻率的時鐘寄存器，以及工作于另一頻率的設備控制寄存器(DCR)接口。這在訪問存儲在該時鐘寄存器組中的數(shù)據(jù)值被硬件部件(例如，CPU)所需要時會出現(xiàn)問題。具體地說，實時時鐘通常每秒鐘更新一次。在更新期間，硬件部件無法訪問時鐘寄存器。因此，需要某種類型的限制，這種限制給硬件部件提供從時鐘寄存器組讀入數(shù)據(jù)值的機會。通常，這些限制需要在機頂盒內進行基于軟件的同步。例如，一種常見形式的限制是“中斷”，中斷阻止時鐘寄存器被寫入，以使硬件部件可以讀取存儲在其中的數(shù)據(jù)值。不幸的是，諸如中斷之類的限制會浪費寶貴的CPU時間。如上所述，機頂盒能夠執(zhí)行許多功能。浪費CPU時間等待中斷將只會降低其它功能的有效性。另一種類型的限制需要時鐘邏輯采樣“狀態(tài)位”來確定何時時鐘寄存器可以被寫入。此類采樣降低了機頂盒的效率。
鑒于以上所述，需要有一種用于提供對數(shù)據(jù)值組的不受限的硬件部件訪問的方法、系統(tǒng)和同步電路。在此方面，存在在諸如機頂盒之類的設備內進行基于硬件的同步的需要，以便使數(shù)據(jù)值可以在工作于一種頻率的時鐘寄存器組和工作于另一頻率的DCR寄存器組之間傳送。進一步地，存在諸如CPU之類的硬件部件能夠通過訪問DCR寄存器組而訪問時鐘寄存器組中的數(shù)據(jù)值的需要。

發(fā)明內容
總的說來，本發(fā)明提供了一種用于提供對數(shù)據(jù)值組的不受限的硬件部件訪問的方法、系統(tǒng)和同步電路。具體地說，本發(fā)明提供了機頂盒(STB)內的基于硬件的同步，以使數(shù)據(jù)值可以在工作于第一頻率的DCR寄存器組和工作于第二頻率的時鐘寄存器組之間傳送。在本發(fā)明中，當STB被初始化時，激活控制信號，以使初始數(shù)據(jù)值可被寫入DCR寄存器組。一旦被寫入，控制信號將被同步電路(硬件)展寬，并與具有第二頻率的時鐘信號同步。此后，初始數(shù)據(jù)值從DCR寄存器組被傳送(例如，寫入)到時鐘寄存器。隨著時間的推移，由STB內的實時時鐘電路更新時鐘寄存器組中的初始數(shù)據(jù)值。在更新發(fā)生時，當前數(shù)據(jù)值組可以被顯示在顯示器(例如，STB中的LED顯示器)上并被傳送(例如，寫入)到DCR寄存器組。具體地說，同步電路將控制信號與具有第一頻率的時鐘信號同步，以使當前數(shù)據(jù)值組可以被傳送給DCR寄存器組。然后，硬件部件(例如，CPU)可以通過訪問DCR寄存器組讀取當前數(shù)據(jù)值組。這樣，硬件部件可以訪問當前數(shù)據(jù)值組而不需要直接訪問時鐘寄存器，或者不受某種限制(例如，中斷、采樣等)。
根據(jù)本發(fā)明的第一方面，提供了一種用于使用基于硬件的同步訪問寄存器組中的數(shù)據(jù)值組的方法。該方法包括(1)提供控制信號以將初始數(shù)據(jù)值組寫入第一組寄存器，其中該第一組寄存器工作于第一頻率；(2)利用同步電路處理該控制信號以將初始數(shù)據(jù)值組傳送到第二組寄存器，其中該第二組寄存器工作于第二頻率；以及(3)利用所述同步電路處理該控制信號以將當前數(shù)據(jù)值組從所述第二組寄存器傳送到所述第一組寄存器。
根據(jù)本發(fā)明的第二方面，提供了一種用于提供對寄存器組中的數(shù)據(jù)值組的硬件部件訪問的系統(tǒng)。該系統(tǒng)包括(1)工作于第一頻率的第一組寄存器；(2)工作于第二頻率的第二組寄存器；以及(3)用于處理控制信號以在所述第一組寄存器和所述第二組寄存器之間傳送數(shù)據(jù)值組的同步電路，其中該同步電路展寬所述控制信號，將該控制信號與具有第二頻率的時鐘信號同步，且將該控制信號與具有第一頻率的時鐘信號同步。
根據(jù)本發(fā)明的第三方面，提供了一種用于處理控制信號以提供對寄存器組中的數(shù)據(jù)值組的硬件部件訪問的同步電路。該同步電路包括(1)展寬該控制信號的工作于第一頻率的第一組邏輯；(2)將該控制信號與具有第二頻率的時鐘信號同步以使初始數(shù)據(jù)值組可以被從工作于第一頻率的第一組寄存器傳送到工作于第二頻率的第二組寄存器的工作于第二頻率的第二組邏輯；以及(3)將該控制信號與具有第一頻率的時鐘信號同步以使當前數(shù)據(jù)值組可以被從所述第二組寄存器傳送到所述第一組寄存器的工作于第一頻率的第三組邏輯，其中在所述第一組寄存器中的該當前數(shù)據(jù)值組可由硬件部件訪問。
因此，本發(fā)明提供一種用于提供對數(shù)據(jù)值組的不受限的硬件部件訪問的方法、系統(tǒng)和同步電路。


根據(jù)以下的本發(fā)明各方面的詳細說明并結合附圖可以更容易地理解本發(fā)明的上述和其它特征，其中圖1表示根據(jù)本發(fā)明的具有同步電路的機頂盒，該同步電路用于將數(shù)據(jù)值在工作于一個頻率的DCR寄存器組和工作于另一頻率的時鐘寄存器組之間傳送。
圖2A表示圖1的同步電路的第一組邏輯。
圖2B表示對應于圖2A的第一組邏輯的一組時序圖。
圖3A表示圖1的同步電路的第二組邏輯。
圖3B表示對應于圖3A的第二組邏輯的一組時序圖。
圖4A表示圖1的同步電路的第三組邏輯。
圖4B表示對應于圖4A的第三組邏輯的一組時序圖。
這些附圖僅為示意圖，并非旨在說明本發(fā)明的具體參數(shù)。這些附圖僅旨在表示本發(fā)明的典型實施例，因此不應被看作限制本發(fā)明的范圍。在附圖中，相同的編號表示相同的部件。
具體實施例方式
如上所述，本發(fā)明提供一種用于提供對數(shù)據(jù)值組的不受限的硬件部件訪問的方法、系統(tǒng)和同步電路。具體地說，本發(fā)明提供了在諸如機頂盒(STB)之類的設備中的基于硬件的同步，以使數(shù)據(jù)值可以被在工作于第一頻率的DCR寄存器組和工作于第二頻率的時鐘寄存器組之間傳送。在本發(fā)明中，當STB被初始化時，激活控制信號，以使初始數(shù)據(jù)值可被寫入DCR寄存器組。一旦被寫入，控制信號將被同步電路(硬件)展寬，并與具有第二頻率的時鐘信號同步。此后，初始數(shù)據(jù)值被從DCR寄存器組傳送(例如，寫入)到時鐘寄存器。隨著時間的推移，由STB內的實時時鐘電路更新時鐘寄存器組中的初始數(shù)據(jù)值。在更新發(fā)生時，當前數(shù)據(jù)值組可以顯示在顯示器(例如，STB中的LED顯示器)上并被傳送(例如，寫入)到DCR寄存器組。具體地說，同步電路將控制信號與具有第一頻率的時鐘信號同步，以使當前數(shù)據(jù)值組可以被傳送給DCR寄存器組。然后，硬件部件(例如，CPU)可以通過訪問DCR寄存器組讀取當前數(shù)據(jù)值組。這樣，硬件部件可以訪問當前數(shù)據(jù)值組而不需要直接訪問時鐘寄存器，或不受某種限制(例如，中斷、采樣等)。
現(xiàn)在參見圖1，根據(jù)本發(fā)明顯示了STB10。如圖所示，STB10包括(1)具有DCR寄存器組14的DCR接口16；(2)同步電路18(硬件)；(3)時鐘寄存器組20；(4)包括控制邏輯26和時鐘計數(shù)器28的實時時鐘(RTC)邏輯24；(5)顯示器硬件32；(6)時鐘振蕩器22；以及(7)CPU30。應當理解，在STB10中顯示的部件以及其體系結構只是為了說明本發(fā)明而顯示的。在此方面，應當理解，STB10可以包含其它部件和/或不同于圖1中顯示的體系結構。
圖中還顯示，STB10工作于兩種不同的頻率“域”。例如，DCR接口16和CPU30工作在54MHz，而時鐘寄存器組20、RTC邏輯24、時鐘振蕩器22和顯示器硬件32工作在27MHz。應當理解，頻率54MHz和27MHz只是示例性的，STB10可以以多種不同的頻率實現(xiàn)。DCR寄存器組14和時鐘寄存器組20通常存儲與時間和日期有關的數(shù)據(jù)值。例如，“H”寄存器存儲小時，“M”寄存器存儲分鐘，“S”寄存器存儲秒鐘以及“D”寄存器存儲天或日期。此類信息不僅用于通過顯示器硬件32顯示給用戶，而且還被CPU30用來執(zhí)行各種功能。應當理解，用單獨的寄存器表示小時、分鐘、秒鐘和日期只是出于示例的目的。例如，DCR寄存器組14和時鐘寄存器組20都可以只包含一個寄存器，該寄存器提供對小時、分鐘、秒鐘和日期的“集中”存儲。在此方面，在此使用的術語“組”旨在指代一個或多個元素(例如，寄存器、數(shù)據(jù)值，等等)。此外，應當理解，提供對小時、分鐘、秒鐘和日期的存儲不是必需的。例如，可以只為小時、分鐘和秒鐘提供存儲。
在典型實施例中，當STB10初始化或接通STB10的電源時，初始數(shù)據(jù)值組(例如，時間和日期)被寫入DCR寄存器組14。通常，初始數(shù)據(jù)值組是從外部值源12被提供的。例如，初始數(shù)據(jù)值組可以通過衛(wèi)星、鍵盤等被提供。在任何情況下，一旦可獲得初始數(shù)據(jù)值組，將提供/激活控制信號(例如，“寫”信號)，該控制信號將使初始數(shù)據(jù)值被寫入DCR寄存器組14。寫入之后，控制信號可由同步電路18進行處理，以使初始數(shù)據(jù)值組可以被傳送(即，寫入)到時鐘寄存器組20。對控制信號進行處理是必要的，因為初始數(shù)據(jù)值組必須跨越頻率邊界被傳送。在此方面，同步電路18適于工作于兩種頻率域內(如虛線所示)。
如以下將進一步詳細說明的，同步電路18包括這樣的硬件，該硬件包含處理控制信號以便使數(shù)據(jù)值可以被在DCR寄存器組14和時鐘寄存器組20之間傳送的三組邏輯。具體地說，當初始數(shù)據(jù)值組要被傳送到時鐘寄存器組20時，第一組邏輯將展寬時鐘信號。信號一旦被展寬后，第二組邏輯將控制信號與時鐘信號同步，該時鐘信號的頻率為時鐘寄存器組20(例如，如圖1所示的27MHz，)的頻率。以這種方式同步后，初始數(shù)據(jù)值組將DCR寄存器組14被傳送到相應的時鐘寄存器組20。
初始數(shù)據(jù)值組一旦被寫入時鐘寄存器組20，它們可由RTC邏輯24每秒鐘進行更新。在圖1所示的示例性實施例中，RTC邏輯24工作在27MHz。這意味著時鐘振蕩器22每經過2700萬次“滴答”，時間過去一秒。因此，時鐘寄存器組20中的初始數(shù)據(jù)值組在時鐘振蕩器22每經過2700萬次“滴答”使用當前數(shù)據(jù)值組進行更新。圖中還示出，存儲在時鐘寄存器組20中的小時和分鐘的數(shù)據(jù)值(即，初始或當前)被傳送給顯示器硬件32。這表明小時和分鐘將為用戶顯示在STB10上。但是應當理解，盡管沒有說明，秒鐘和日期也可以被顯示。
如上所述，為CPU30提供對當前數(shù)據(jù)值組的訪問是有利的。在以前的設計中，CPU30直接訪問時鐘寄存器組20。但是，因為時鐘寄存器組當正在被RTC邏輯24寫入時無法被訪問，直接由CPU30訪問通常需要諸如中斷等限制。不幸的是，等待中斷會浪費寶貴的CPU時間。在本發(fā)明中，當前數(shù)據(jù)值組被傳送(例如，寫入)到DCR寄存器組14，CPU30將通過DCR接口16對當前數(shù)據(jù)值組進行訪問。但是，在以這種方式傳送當前數(shù)據(jù)值組的過程中，必須再次跨越頻率邊界。因此，需要進一步處理控制信號。在此方面，同步電路18將控制信號與時鐘信號同步，該時鐘信號的頻率為DCR寄存器組14工作的頻率(例如，54MHz)。一旦被與該時鐘信號同步，當前數(shù)據(jù)值組將被傳送給DCR寄存器組14。一旦寫入DCR寄存器組14，CPU30可以不受限制地讀取當前數(shù)據(jù)值組。即CPU30不必等待中斷。應當理解，CPU30只是可以訪問DCR寄存器組14的硬件部件的一個實例。因此，應當理解其它硬件部件也可以以與CPU30相同的方式讀取當前數(shù)據(jù)值組。
可以看出，通過利用所述的同步電路18處理控制信號，不僅數(shù)據(jù)值可以在工作于不同頻率的兩組寄存器之間被傳送，而且諸如CPU30之類的硬件部件也可以不受限制地或不需直接訪問時鐘寄存器組20來讀取當前數(shù)據(jù)值組。此類基于硬件的同步避免了基于軟件的同步下通常必需的限制(例如，中斷、采樣等等)。
圖2A-B、3A-B和4A-B表示同步電路18的三組邏輯以及相應的時序圖。先參見圖2A-B，將說明第一組邏輯50。如上所述，第一組邏輯50工作于DCR寄存器組14的頻率域，如54MHz時鐘信號68A所示。當STB10被初始化時，鎖存器54將接收控制信號68B并輸出信號68C到鎖存器56和或門58。然后鎖存器56將輸出信號68D到鎖存器60和或門58。當接收到信號68C和68D時，或門58將輸出一個信號，該信號與來自鎖存器60的信號68E一起被或門62接收。然后或門62將輸出信號68F到鎖存器64，鎖存器64將輸出展寬的控制信號68G。
一旦控制信號被展寬，控制信號將由同步電路18內的第二組邏輯與頻率為時鐘寄存器組20的頻率(例如，27MHz)的時鐘信號同步。現(xiàn)在參見圖3A-B，更加詳細地顯示了第二組邏輯70。第二組邏輯70工作于時鐘寄存器組20的頻率域(例如，27MHz)。如圖所示，27MHz的時鐘信號84A的脈沖寬度是54MHz的時鐘的兩倍。鎖存器72將接收來自第一組邏輯50的展寬的控制信號68G并輸出信號84B到鎖存器74。當接收到信號84B時，鎖存器74將輸出信號84C到與門80和鎖存器76。反相器78將使鎖存器76的輸出反相以提供信號84D，信號84D由與門80接收。當接收到信號84C和84D時，與門80將輸出信號84E到或門82，或門82可能還從RTC邏輯24接收信號。具體地說，情況可能是在從RTC邏輯24接收數(shù)據(jù)值的同時正通過同步電路18向時鐘寄存器組20寫入數(shù)據(jù)值。在典型的實施例中，或門82被編程為“服從”正通過同步電路18被寫入的值(即，從與門80接收的信號84E)。在任何情況下，或門82將輸出信號84F，信號84F與時鐘信號84A進行同步。具體地說，如圖所示，信號84F中的脈沖的第二(左)邊沿與時鐘信號84A中的脈沖的第二(左)邊沿對齊。
一旦控制信號被展寬并與時鐘信號84A同步，初始數(shù)據(jù)值組可從DCR寄存器組14被傳送到時鐘寄存器組20。隨著時間的推移，時鐘寄存器組20將以當前數(shù)據(jù)值組進行更新，該當前數(shù)據(jù)值組從時鐘寄存器組20被傳送到DCR寄存器組14。由于當前數(shù)據(jù)值組必須跨越頻率邊界被傳送，同步電路18內的第三組邏輯必須將控制信號與時鐘信號68A同步。
參見圖4A-B，顯示了第三組邏輯90。如圖所示，鎖存器92將接收控制信號84F，控制信號84F與27MHz的時鐘信號84A(圖3B)同步，并且鎖存器92輸出信號104A到鎖存器94。當接收到信號104A時，鎖存器94將輸出信號104B到鎖存器96以及與門100。鎖存器96將接收信號104B并輸出信號到反相器98，反相器98將輸出信號104C到與門100。當接收到信號104B和104C時，與門100將輸出信號104D到鎖存器102。鎖存器102將輸出信號104E，信號104E與54MHz的時鐘信號68A同步(即，脈沖的“第二”或“左”邊沿對齊)。一旦控制信號與時鐘信號68A同步，當前數(shù)據(jù)值組可從時鐘寄存器組20被傳送到DCR寄存器組14，CPU30或某些其它硬件部件可以在DCR寄存器組14中訪問(即，讀取)當前數(shù)據(jù)值組。
以上提供的對本發(fā)明優(yōu)選實施例的說明只是出于示例和說明的目的而給出的。其并非旨在窮舉本發(fā)明或將本發(fā)明限制為已公開的確確形式，很明顯地，存在許多可能的修改和變形。此類對于本領域的技術人員可能很明顯的修改和變形將要包括在由所附的權利要求書定義的本發(fā)明的范圍之內。例如，應當理解，在DCR寄存器組14和時鐘寄存器組20之間傳送數(shù)據(jù)值的過程中，同步電路18可以提供和處理多于一個控制信號。例如，第一控制信號可被處理以將初始數(shù)據(jù)值組傳送給時鐘寄存器組20，而第二控制信號可被處理以將當前數(shù)據(jù)值組傳送給DCR寄存器組14。而且，盡管當前數(shù)據(jù)值組通常不同于初始數(shù)據(jù)值組，但也并非一定如此。例如，如果STB正處于停機(hang)狀態(tài)，這兩組數(shù)據(jù)值可以是完全相同的。
權利要求
1.一種用于利用基于硬件的同步訪問寄存器組中的數(shù)據(jù)值組的方法，所述方法包括提供控制信號以將初始數(shù)據(jù)值組寫入第一組寄存器，其中該第一組寄存器工作于第一頻率；利用同步電路處理控制信號以將初始數(shù)據(jù)值組傳送到第二組寄存器，其中該第二組寄存器工作于第二頻率；以及利用同步電路處理控制信號以將當前數(shù)據(jù)值組從第二組寄存器傳送到第一組寄存器。
2.按照權利要求1所述的方法，其特征在于，進一步包括利用硬件部件從第一組寄存器訪問當前數(shù)據(jù)值組。
3.按照權利要求1所述的方法，其特征在于利用同步電路處理控制信號以將初始數(shù)據(jù)值組傳送到第二組寄存器的步驟包括展寬控制信號；以及將該控制信號與具有第二頻率的時鐘信號同步。
4.按照權利要求3所述的方法，其特征在于，利用同步電路處理控制信號以將當前數(shù)據(jù)值組從第二組寄存器傳送到第一組寄存器的步驟包括將該控制信號與具有第一頻率的時鐘信號同步。
5.按照權利要求1所述的方法，其特征在于該第一頻率與該第二頻率不同。
6.按照權利要求1所述的方法，其特征在于該初始數(shù)據(jù)值組與該當前數(shù)據(jù)值組不同。
7.按照權利要求1所述的方法，其特征在于該初始數(shù)據(jù)值組與該當前數(shù)據(jù)值組相同。
8.按照權利要求1所述的方法，其特征在于進一步包括將該當前數(shù)據(jù)值組從該第二組寄存器輸出到顯示器。
9.按照權利要求1所述的方法，其特征在于該第一組寄存器為設備控制寄存器組，并且該第二組寄存器為時鐘寄存器組。
10.一種用于提供對寄存器組中的數(shù)據(jù)值組的硬件部件訪問的系統(tǒng)，所述系統(tǒng)包括工作于第一頻率的第一組寄存器；工作于第二頻率的第二組寄存器；以及用于處理控制信號以將數(shù)據(jù)值組在該第一組寄存器和該第二組寄存器之間傳送的同步電路，其中該同步電路展寬該控制信號，將該控制信號與具有該第二頻率的時鐘信號同步，并且將該控制信號與具有該第一頻率的時鐘信號同步。
11.按照權利要求10所述的系統(tǒng)，其特征在于，進一步包括用于訪問該第一組寄存器中的該當前值組的硬件部件。
12.按照權利要求11所述的系統(tǒng)，其特征在于該硬件部件為中央處理單元。
13.按照權利要求10所述的系統(tǒng)，其特征在于該第一頻率與該第二頻率不同。
14.按照權利要求10所述的系統(tǒng)，其特征在于，該同步電路包括工作于該第一頻率并展寬該控制信號的第一組邏輯；工作于該第二頻率并將該控制信號與具有該第二頻率的時鐘信號同步以便可以將初始數(shù)據(jù)值組從該第一組寄存器傳送到該第二組寄存器的第二組邏輯；以及工作于該第一頻率并將該控制信號與具有該第一頻率的時鐘信號同步以便可以將當前數(shù)據(jù)值組從該第二組寄存器傳送到該第一組寄存器的第三組邏輯。
15.一種用于處理控制信號以提供對寄存器組中的數(shù)據(jù)值組的硬件部件訪問的同步電路，所述同步電路包括工作于第一頻率并展寬該控制信號的第一組邏輯；工作于第二頻率并將該控制信號與具有該第二頻率的時鐘信號同步以便可以將初始數(shù)據(jù)值組從工作于該第一頻率的第一組寄存器傳送到工作于該第二頻率的第二組寄存器的第二組邏輯；以及工作于該第一頻率并將該控制信號與具有該第一頻率的時鐘信號同步以便可以將當前數(shù)據(jù)值組從該第二組寄存器傳送到該第一組寄存器的第三組邏輯，其中該第一組寄存器中的該當前值組可由硬件部件訪問。
16.按照權利要求15所述的同步電路，其特征在于，該第一組邏輯包括用于接收該控制信號的第一鎖存器；用于接收該第一鎖存器的輸出的第二鎖存器；用于接收該第一鎖存器的輸出和該第二鎖存器的輸出的第一或門；用于接收該第二鎖存器的輸出的第三鎖存器；用于接收該第一或門的輸出和該第三鎖存器的輸出的第二或門；以及用于接收該第二或門的輸出的第四鎖存器。
17.按照權利要求15所述的同步電路，其特征在于，該第二組邏輯包括用于從該第一組邏輯接收展寬的控制信號的第一鎖存器；用于接收該第一鎖存器的輸出的第二鎖存器；用于接收該第二鎖存器的輸出的第三鎖存器；用于使該第三鎖存器的輸出反相的反相器；用于接收該第二鎖存器的輸出和該反相器的輸出的與門；以及用于接收該與門的輸出和時鐘的輸出的或門。
18.按照權利要求15所述的同步電路，其特征在于，該第三組邏輯包括用于接收與該第二頻率同步的該控制信號的第一鎖存器；用于接收該第一鎖存器的輸出的第二鎖存器；用于接收該第二鎖存器的輸出的第三鎖存器；用于使該第三鎖存器的輸出反相的反相器；用于接收該第二鎖存器的輸出和該反相器的輸出的與門；以及用于接收該與門的輸出的第四鎖存器。
19.按照權利要求15所述的同步電路，其特征在于該第一頻率與該第二頻率不同。
20.按照權利要求15所述的同步電路，其特征在于該硬件部件為中央處理單元。
全文摘要
本發(fā)明提供了在諸如機頂盒之類的設備內的基于硬件的同步，以便數(shù)據(jù)值組可以在工作于第一頻率的DCR寄存器組和工作于第二頻率的時鐘寄存器組之間被傳送。具體地說，為將初始數(shù)據(jù)值組從DCR寄存器組傳送到時鐘寄存器組，將展寬控制信號，然后將其與具有第二頻率的時鐘信號同步。為將當前數(shù)據(jù)值組從時鐘寄存器組傳送到DCR寄存器組，將控制信號與具有第一頻率的時鐘信號同步。通過將當前數(shù)據(jù)值組傳送到第一組寄存器，硬件部件(例如，CPU)可以不受限制地訪問當前數(shù)據(jù)值組。
文檔編號H04L7/02GK1536882SQ200410033709
公開日2004年10月13日 申請日期2004年4月8日 優(yōu)先權日2003年4月10日
發(fā)明者E·E·雷特爾, J·M·蘇頓, E E 雷特爾, 蘇頓 申請人:國際商業(yè)機器公司