一種用于軟啟動(dòng)保護(hù)的過(guò)流計(jì)數(shù)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電源技術(shù)領(lǐng)域，涉及一種用于軟啟動(dòng)保護(hù)的過(guò)流計(jì)數(shù)器。
【背景技術(shù)】
[0002]在電源管理技術(shù)領(lǐng)域，系統(tǒng)級(jí)控制是電源系統(tǒng)可靠性的保證。軟啟動(dòng)的進(jìn)行是為了防止上電過(guò)程的浪涌等現(xiàn)象對(duì)系統(tǒng)造成損害，該過(guò)程是電源系統(tǒng)啟動(dòng)到正常工作的紐帶。對(duì)異常狀態(tài)的保護(hù)是保證整個(gè)系統(tǒng)有條不紊工作的重要組成部分，過(guò)流計(jì)數(shù)是電源管理系統(tǒng)對(duì)過(guò)流這一異常狀態(tài)的常見(jiàn)保護(hù)形式，計(jì)數(shù)的方式既有效地避免了由于某些干擾引起系統(tǒng)的短暫異常又在一個(gè)容差范圍內(nèi)保障了系統(tǒng)對(duì)這一狀態(tài)的響應(yīng)。
[0003]過(guò)流狀態(tài)的計(jì)數(shù)保護(hù)形式的系統(tǒng)實(shí)現(xiàn)如圖1所示，其包括計(jì)數(shù)模塊以及邏輯處理兩個(gè)部分。計(jì)數(shù)部分由時(shí)鐘信號(hào)(CLK)和過(guò)流狀態(tài)信息信號(hào)(0C_inf)兩個(gè)信號(hào)作為輸入，其輸出和過(guò)流狀態(tài)信息信號(hào)(OCjnf)進(jìn)行邏輯處理得到過(guò)流狀態(tài)輸出信號(hào)(0C_out)。系統(tǒng)對(duì)過(guò)流狀態(tài)輸出信號(hào)的響應(yīng)便是對(duì)過(guò)流異常狀態(tài)的響應(yīng)。
[0004]軟啟動(dòng)過(guò)程是電源系統(tǒng)輸出電壓緩慢抬升到穩(wěn)定狀態(tài)的過(guò)程，其對(duì)于系統(tǒng)的可靠及穩(wěn)定工作有著重要的意義，目前在非常多的電源系統(tǒng)中對(duì)軟啟動(dòng)過(guò)程并沒(méi)有進(jìn)行相關(guān)保護(hù)以及對(duì)其進(jìn)行的狀態(tài)一個(gè)監(jiān)測(cè)，而軟啟動(dòng)的異常將會(huì)直接導(dǎo)致整個(gè)系統(tǒng)的癱瘓，同時(shí)由于軟啟動(dòng)過(guò)程中系統(tǒng)的大多數(shù)保護(hù)控制模塊沒(méi)有進(jìn)入工作狀態(tài)，系統(tǒng)的可靠性被折扣。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的，就是針對(duì)上述問(wèn)題，提出一種用于軟啟動(dòng)保護(hù)的過(guò)流計(jì)數(shù)器。
[0006]為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0007]—種用于軟啟動(dòng)保護(hù)的過(guò)流計(jì)數(shù)器，包括時(shí)鐘分頻模塊、時(shí)鐘選擇模塊、計(jì)時(shí)模塊、第一邏輯處理模塊和第二邏輯處理模塊；所述時(shí)鐘分頻模塊的輸入端接外部時(shí)鐘信號(hào)，其第一輸出端接時(shí)鐘選擇模塊的第一輸入端，其第二輸出端接時(shí)鐘選擇模塊的第二輸入端；所述時(shí)鐘選擇模塊的第三輸入端接外部時(shí)鐘選擇信號(hào)，其輸出端接計(jì)時(shí)模塊的第一輸入端；所述計(jì)時(shí)模塊的第二輸入端接外部過(guò)流信號(hào)，其第三輸入端接外部軟啟動(dòng)信號(hào)，其輸出端接第一邏輯處理模塊的第一輸入端和第二邏輯處理模塊的第一輸入端；所述第一邏輯處理模塊的第二輸入端接外部過(guò)流信號(hào)，其輸出端為過(guò)流狀態(tài)保護(hù)信號(hào)；第二邏輯處理模塊的第二輸入端接外部軟啟動(dòng)信號(hào)，其輸出端為軟啟動(dòng)監(jiān)測(cè)信號(hào)；
[0008]所述時(shí)鐘分頻模塊接收外部時(shí)鐘信號(hào)，產(chǎn)生長(zhǎng)短兩路時(shí)鐘信號(hào)，在外部時(shí)鐘選擇信號(hào)的作用下選擇一路輸入到計(jì)時(shí)模塊；
[0009]所述計(jì)時(shí)模塊在時(shí)鐘分頻模塊的控制下，對(duì)外部過(guò)流信號(hào)進(jìn)行計(jì)時(shí)并輸出計(jì)時(shí)后的過(guò)流信號(hào)到第一邏輯處理模塊，對(duì)外部軟啟動(dòng)信號(hào)進(jìn)行計(jì)時(shí)后輸出計(jì)時(shí)后的軟啟動(dòng)信號(hào)到第二邏輯處理模塊；
[0010]所述第一邏輯處理模塊用于將外部過(guò)流信號(hào)與計(jì)時(shí)后的過(guò)流信號(hào)進(jìn)行比較處理得到最終過(guò)流信息；所述第二邏輯處理模塊用于將外部軟啟動(dòng)信號(hào)和計(jì)時(shí)后的軟啟動(dòng)信號(hào)進(jìn)行比較處理得到最終的軟啟動(dòng)信息。
[0011 ] 進(jìn)一步的，所述時(shí)鐘分頻模塊由第一 D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器、第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器構(gòu)成；第一 D觸發(fā)器的時(shí)鐘信號(hào)端接外部時(shí)鐘信號(hào)，其反相輸出端接其D輸入端；第二 D觸發(fā)器的時(shí)鐘信號(hào)端接第一 D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第三D觸發(fā)器的時(shí)鐘信號(hào)端接第二 D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第四D觸發(fā)器的時(shí)鐘信號(hào)端接第三D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端;第五D觸發(fā)器的時(shí)鐘信號(hào)端接第四D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第六D觸發(fā)器的時(shí)鐘信號(hào)端接第五D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；所有D觸發(fā)器的清零端接外部使能信號(hào)；第二D觸發(fā)器的同相輸出端為時(shí)鐘分頻模塊的第一輸出端，輸出端短時(shí)鐘信號(hào)；第六D觸發(fā)器的同相輸出為時(shí)鐘分頻模塊的第二輸出端，輸出長(zhǎng)時(shí)鐘信號(hào)。
[0012]進(jìn)一步的，所述時(shí)鐘選擇模塊由第一 PMOS管MP1、第二 PMOS管MP2、第一 NMOS管，N1、第二 NMOS管麗2和第一反相器INVl構(gòu)成；第一 NMOS管麗I的柵極接外部時(shí)鐘選擇信號(hào)，其源極接時(shí)鐘分頻模塊的第二輸出端，其漏接接第一 PMOS管MPl的漏極；第一 PMOS管MPl的柵極接第一反相器INVl的輸出端，其源極接時(shí)鐘分頻模塊的第二輸出端；第一反相器INVl的輸入端接外部時(shí)鐘選擇信號(hào)；第二 NMOS管麗2的柵極接第一反相器INVl的輸出端，其源極接時(shí)鐘分頻模塊的第一輸出端，其漏接接第二 PMOS管MP2的漏極；第二 PMOS管MP2的柵極接外部時(shí)鐘選擇信號(hào)，其源極接時(shí)鐘分頻模塊的第一輸出端；第一 PMOS管MPl漏極與第二 PMOS管MP2漏極連接，為時(shí)鐘選擇模塊的輸出端。
[0013]進(jìn)一步的，所述計(jì)時(shí)模塊由第七D觸發(fā)器、第八D觸發(fā)器、第九D觸發(fā)器、第十D觸發(fā)器、第i^一 D觸發(fā)器、第十二 D觸發(fā)器、第十三D觸發(fā)器、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第三NMOS管N3、第四NMOS管N4、第五NMOS管MN5、第二反相器INV2、第三反相器INV3、第四反相器INV4、第一電阻Rl和第一施密特觸發(fā)器構(gòu)成；
[0014]第三NMOS管麗3的柵極接外部軟啟動(dòng)信號(hào)，其源極接時(shí)鐘選擇模塊的輸出端，其漏接接第三PMOS管MP3的漏極；第三PMOS管MP3的柵極接第二反相器INV2的輸出端，其源極接時(shí)鐘選擇模塊的輸出端；第二反相器INV2的輸入端接外部軟啟動(dòng)信號(hào)；第四NMOS管MN4的柵極接第二反相器INV2的輸出端，其源極接時(shí)鐘選擇模塊的輸出端，其漏極接第四PMOS管MP4的漏極；第四PMOS管MP4的柵極接外部軟啟動(dòng)信號(hào)，其源極接時(shí)鐘選擇模塊的輸出端；第三PMOS管MP3漏極與第四PMOS管MP4漏極的連接點(diǎn)接第三反相器INV3的輸入端;
[0015]第五PMOS管MP5的源極接電源，其柵極接第三反相器INV3的輸出端，其漏極通過(guò)第一電阻Rl后接第五NMOS管MN5的漏極和施密特觸發(fā)器的輸入端；第五NMOS管N5的柵極接第三反相器INV3的輸出端，其源極接地；施密特觸發(fā)器的輸出端接第四反相器INV4的輸入端；第四反相器INV4的輸出端接第十三D觸發(fā)器的D輸入端；
[0016]第七D觸發(fā)器的時(shí)鐘信號(hào)端接時(shí)鐘選擇模塊的輸出端，其反相輸出端接其D輸入端?’第八D觸發(fā)器的時(shí)鐘信號(hào)端接第七D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第九D觸發(fā)器的時(shí)鐘信號(hào)端接第八D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第十D觸發(fā)器的時(shí)鐘信號(hào)端接第九D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第十一 D觸發(fā)器的時(shí)鐘信號(hào)端接第十D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端；第十二 D觸發(fā)器的時(shí)鐘信號(hào)端接第十一 D觸發(fā)器的同相輸入端，其反相輸出端接其D輸入端，其同相輸出端接第十三D觸發(fā)器的時(shí)鐘信號(hào)端；所有D觸發(fā)器的清零端接外部使能信號(hào)；第十三D觸發(fā)器的同相輸出端為時(shí)鐘計(jì)數(shù)模塊的輸出端。
[0017]進(jìn)一步的，所述第二邏輯處理模塊由第五反相器INV5、第六反相器INV6、第六PMOS管MP6、第六NMOS管MN6、第二施密特觸發(fā)器、第二電阻R2和二輸入與非門(mén)構(gòu)成?’第五反相器INV5的輸入端接外部軟啟動(dòng)信號(hào)；第六PMOS管MP6的柵極接第五反相器INV5的輸出端，其源極接電源，其漏極通過(guò)第二電阻R2后接第六NMOS管MN6的漏極和第二施密特觸發(fā)器的輸出端；第六NMOS管MN6的柵極接第五反相器INV5的輸出端，其源極接地；第二施密特觸發(fā)器的輸出端接第六反相器INV6的輸入端；第六反相器INV6的輸出端接二輸入與非門(mén)的第一輸入端；二輸入與非門(mén)的第二輸入端接計(jì)時(shí)模塊的輸出端，其輸出端為第二邏輯模塊的輸出端。
[0018]本發(fā)明的有益效果為，利用電源系統(tǒng)中必不可少的過(guò)流保護(hù)模塊進(jìn)行復(fù)用使得該結(jié)構(gòu)同時(shí)對(duì)軟啟動(dòng)過(guò)程進(jìn)行監(jiān)測(cè)及保護(hù)，有效地利用了現(xiàn)有必要的模塊進(jìn)行系統(tǒng)控制的優(yōu)化設(shè)計(jì)。同時(shí)在窄帶脈沖信號(hào)濾除電路的加入下，提高了系統(tǒng)的抗噪能力，有效地濾除由于噪聲引起的誤觸發(fā)。在不用新增模塊的基礎(chǔ)上復(fù)用原系統(tǒng)模塊提升了系統(tǒng)的可靠性，在高可靠性、較小的版圖面積的要求下該發(fā)明能夠很好地使用并得到預(yù)期的效果。
【附圖說(shuō)明】
[0019]圖1為現(xiàn)有電源系統(tǒng)中常