改善連續(xù)時間δσ調制器的穩(wěn)定性的系統與方法
【技術領域】
[0001]本發(fā)明一般地涉及模擬數字轉換器(ADCs)領域，更具體地涉及到提供穩(wěn)定性代碼。
【背景技術】
[0002]Δ Σ調制器是一種模擬數字轉換器。在Λ Σ調制器中，通常，有一種被稱作連續(xù)時間Λ Σ調制器(CT-DSM)的特定類型。這類CT-DSM的穩(wěn)定性是一個重要問題。為了控制CT-DSM的穩(wěn)定性，直接反饋系數與快閃數字模擬(DAC)時間系數被廣泛使用。
[0003]直接反饋一或者有時被稱作過量循環(huán)延遲補償一被用在調制器的中心頻率不是fs/4(即，采樣頻率的四分之一)以確保環(huán)路穩(wěn)定性。作為調制器中最快的反饋，直接反饋系數影響通帶外的噪聲傳遞函數(NTF)。次優(yōu)直接反饋系數增加了帶外譜功率，因此降低了調制器的穩(wěn)定性。由于工藝變化和制造公差，最大穩(wěn)定性的最優(yōu)直接反饋系數在芯片間會有所不同。
[0004]與直接反饋系數相似，快閃DAC時間系數一有時稱作快閃時鐘延遲一影響CT-DSM的帶外響應。次優(yōu)快閃時鐘延遲系數導致調制器帶外頻譜峰值，這降低了系統的穩(wěn)定性。
[0005]與它們的分離時間Λ Σ調制器表兄弟不一樣，CT-DSM時間敏感，如果直接反饋(過量循環(huán)延遲補償)與快閃DAC時間系數設置不正確，它們會變得不穩(wěn)定。由于工藝變化，這會改變最優(yōu)調制器參數，性能常常以較不積極的噪聲整形的形式的犧牲以確保調制器在最大輸入時的穩(wěn)定。
[0006]更穩(wěn)定的調制器允許較大的最大的穩(wěn)定輸入。較大的最大穩(wěn)定輸入比不太穩(wěn)定的調制器允許增加的最大信噪比(SNR)。或者，由于增加了的穩(wěn)定性，對于不太穩(wěn)定調制器的相同的最大穩(wěn)定輸入功率，更穩(wěn)定的調制器可以采用更積極的噪聲整形，導致增加的SNR。
[0007]無論是直接反饋系數還是快閃DAC時間系數都可以在實驗室環(huán)境中被調整。然而，因為相應的調制器的頻譜是不知道的，因此在現場很難調整這些系數。
[0008]先前為解決這個問題而設計的模塊，例如直接反饋與快閃時鐘延遲電路，使得調制器的穩(wěn)定性對工藝變化不再敏感。由于仿真與實際芯片之間的固有差異，這些電路的直接反饋與快閃時間系數需要在實驗室調整以找到它們的最佳值。因此，如果這些系數不受工藝變化影響，實驗室調整值可以被用于產品版本。然而，如果這些系數對工藝變化敏感，較不積極的噪聲整形將被用以確保調制器在設計最大穩(wěn)定輸入功率電平時的穩(wěn)定性。
【附圖說明】
[0009]為了提供對本公開內容、特征與優(yōu)點的更加完整的理解，結合附圖，可參考下面的描述，其中相同的標號表不相同的部件，其中:
[0010]圖1示出了根據一個實施例的現場穩(wěn)定性校準技術的框圖；
[0011]圖2示出了根據一個實施例的CT-DSM的框圖；
[0012]圖3示出了直接反饋系數對噪聲整形特性的影響；
[0013]圖4示出了快閃DAC時間系數對噪聲整形特性的影響；
[0014]圖5示出了 ADC的RMS輸出、最大穩(wěn)定輸入與直接反饋電流的對比；
[0015]圖6示出了 ADC的RMS輸出、最大穩(wěn)定輸入與快閃DAC時鐘時間誤差的對比；
[0016]圖7是與當前發(fā)明的一個實施例相關的潛在操作的簡化流程圖；并且
[0017]圖8是與當前發(fā)明的一個實施例相關的潛在操作的簡化流程圖。

【發(fā)明內容】

[0018]模擬數字轉換器可以包括連續(xù)時間Λ Σ調制器與校準邏輯。校準邏輯可以在沒有中斷ADC的正常操作(即現場)下校準連續(xù)時間Λ Σ調制器的直接反饋與快閃時間延遲系數。因此，校準邏輯可以校準次優(yōu)系數以矯正性能與穩(wěn)定性的降級。
[0019]在一個實例中，校準系統被提供并包括接收模擬輸入并轉換模擬輸入成數字數據的連續(xù)時間λ Σ模擬數字轉換器(ADC);分析數字數據以產生輸出的數據監(jiān)視器；至少根據數據監(jiān)視器輸出，調整ADC的穩(wěn)定性參數的校準邏輯。
[0020]在另一個實例中，提供一種方法。該方法由校準系統實現并包括轉換，使用連續(xù)時間Λ Σ模擬數字轉換器(ADC)，將模擬輸入轉換成數字數據；分析，使用數據監(jiān)視器，數字數據產生輸出；與調整，使用校準邏輯，ADC的穩(wěn)定性參數，至少根據數據監(jiān)視器的輸出。
[0021]在又一個實例中，邏輯被編碼在一個或多個非暫存介質，其包括用于執(zhí)行的代碼并且在由處理器執(zhí)行時，可操作地執(zhí)行包括從數據監(jiān)視器的輸出接收；至少根據數據監(jiān)視器輸出，調整連續(xù)時間Λ Σ模擬數字轉換器(ADC)穩(wěn)定性參數，其中ADC轉換器將模擬輸入轉換成數字數據。
【具體實施方式】
[0022]在一個實施例中，校準邏輯在ADC上電時序期間現場調整ADC的穩(wěn)定性系數。這種調整比其他實現允許更積極的噪聲整形。此外，因為針對工藝改變的健壯性變得不那么令人關注，設計的復雜性可以被減低。
[0023]圖1示出了一種現場穩(wěn)定性校準技術的框圖。系統10包括具有可編程穩(wěn)定性系數控制的連續(xù)時間λ Σ調制器(CT-DSM) 12、數據監(jiān)視器18與校準邏輯20。CT-DSM12包括環(huán)路濾波器14、快閃ADC16與數字模擬轉換器(DAC) 22。
[0024]圖2示出了 CT-DSM12的更詳細的框圖。如圖2所示，環(huán)路濾波器14主動過濾輸入到CT-DSM12的輸入信號，并且通過電阻Rdfb輸出低通濾波信號到快閃ADC16。快閃ADC16包括比較從環(huán)路過濾器14接收的輸出與參考值的比較器?？扉WADC16輸出表示引起其各自的比較器傳輸的參考值的數字數據。如圖1所示，數字數據輸出到DAC22與數據監(jiān)視器18。DAC22包括如圖2所示的22a、22b、22c與22d的單獨的DAC。22a — 22d中的每個單獨的DAC將一部分數字數據轉換成模擬信號并且將模擬信號輸出到環(huán)路濾波器14的不同級。
[0025]數據監(jiān)視器18分析由CT-DSM12輸出的數字數據。在一個實施例中，數據監(jiān)視器18是測量由CT-DSM12輸出信號的功率的功率表。在一個具體實施例中，數據監(jiān)視器18被實現為數字RMS量表。
[0026]此外，在一個實施例中，數據監(jiān)視器18測量CT-DSM12輸出值的平方和。或者，數據監(jiān)視器18通過計算CT-DSM12輸出的絕對值的和估算功率。另外，數據監(jiān)視器18可以子采樣CT-DSM的輸出以降低設計復雜性。
[0027]校準邏輯20根據數據監(jiān)視器18的輸出，調整CT-DSM12的穩(wěn)定性參數。特別是，校準邏輯20查找CT-DSM12的控制系數，例如，導致CT-DSM12的穩(wěn)定性增加的直接反饋系數與快閃時間系數。在一個實施例中，數據監(jiān)視器18輸出功率值，這些控制系數導致數據監(jiān)視器18的輸出降低。在一個實施例中，數據監(jiān)視器18輸出有效位數(ENOB)或者信噪比，這些控制系數導致數據監(jiān)視器18的輸出增加。
[0028]在一個具體的實施例中，校準邏輯20通過至少改變連接到電阻Rdfb的偏置電流、元件值(例如，Rdfb的阻值、電容或者電感)與參考電壓之一來調整直接反饋系數。此外，校準邏輯20還可以通過至少改變連接到電阻Rdfb的偏置電流、元件值與參考電壓之一來調整快閃DAC時間系數。
[0029]帕斯伐(Parseval)定理指出數字監(jiān)視器18的輸出與NTF在頻域上的幅值平方的積分成正比。由于NTF在帶外遠遠大于帶內，在沒有輸入信號時，ADC16的RMS輸出由打算減到最小的帶外噪聲功率所控制。
[0030]如上所討論的，CT-DSMl2包括可調整穩(wěn)定性參數，它包括直接反饋與快閃DAC時間系數。直接反饋系數與電阻Rdfb上形成的電壓值有關?？扉WDAC時間系數與由單個DAC22a—22d使用的時鐘與快閃ADC16使用的快閃時鐘之間延遲有關。
[0031]直接反饋與快閃時間系數控制調制器通