本申請實(shí)施例涉及數(shù)模轉(zhuǎn)化，具體而言，涉及一種應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)及方法。

背景技術(shù)：

1、數(shù)模轉(zhuǎn)換器(digital?to?analog?converter，dac)是數(shù)字世界和模擬世界之間的橋梁。正是由于數(shù)字信號處理器件的全面迅速發(fā)展，在各種需要對數(shù)字信號—模擬信號的轉(zhuǎn)換系統(tǒng)中，對高速dac的要求也越來越高。在移動(dòng)通訊系統(tǒng)中，不僅要求dac要有很高的轉(zhuǎn)換速度，還要有極小的噪聲，有極高的信噪比，以避免出現(xiàn)信號混疊。而在圖像采集系統(tǒng)中，比如照相機(jī)、dv設(shè)備、液晶顯示設(shè)備中，在要求dac有高分辨率的同時(shí)保持高速度，這樣才能保證畫面的清晰度與流暢性。

2、在信號轉(zhuǎn)換器的研制過程中，設(shè)計(jì)者除了考慮dac的靜態(tài)性能外，還應(yīng)特別注意其動(dòng)態(tài)性能指標(biāo)，包括毛刺、建立時(shí)間、擺率等。實(shí)驗(yàn)表明，在高速、高精度的數(shù)模轉(zhuǎn)換系統(tǒng)中，輸出毛刺引起的失真是不容忽略的。毛刺(glitch)是指當(dāng)dac輸入數(shù)據(jù)變化時(shí)，輸出端出現(xiàn)的尖峰脈沖。這是由于dac內(nèi)部模擬開關(guān)的導(dǎo)通時(shí)間與截止時(shí)間存在差異，且由于分布參數(shù)的影響，并行輸入數(shù)據(jù)各比特位的邏輯電平、數(shù)據(jù)波形前后沿及相位也存在差異，形成輸入數(shù)據(jù)饋送延遲。這使得dac在其輸出過渡期間的某一短暫時(shí)間內(nèi)，輸出端出現(xiàn)輸入數(shù)據(jù)無關(guān)的模擬輸出，只有當(dāng)各比特位開關(guān)狀態(tài)切換完成后，輸出才能恢復(fù)至目標(biāo)值?，F(xiàn)有的毛刺消除方法中，采樣保持信號與數(shù)據(jù)更新信號同步，無法消除數(shù)據(jù)更新信號對采樣電壓的干擾，同時(shí)不能避免采樣保持器在采樣狀態(tài)轉(zhuǎn)換到保持狀態(tài)時(shí)被芯片內(nèi)部時(shí)鐘干擾。

技術(shù)實(shí)現(xiàn)思路

1、本申請實(shí)施例的目的在于提供一種應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)及方法，用以解決現(xiàn)有的毛刺消除方法中，采樣保持信號與數(shù)據(jù)更新信號同步，無法消除數(shù)據(jù)更新信號對采樣電壓的干擾，同時(shí)不能避免采樣保持器在采樣狀態(tài)轉(zhuǎn)換到保持狀態(tài)時(shí)被芯片內(nèi)部時(shí)鐘干擾的問題。

2、第一方面，本申請實(shí)施例提供一種應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，包括依次連接的i/o時(shí)鐘模塊、輸入數(shù)據(jù)寄存器、dac寄存器、dac數(shù)模轉(zhuǎn)換器和采樣保持電路，還包括邏輯控制模塊、采?？刂颇K和模擬延時(shí)模塊，所述邏輯控制模塊連接所述輸入數(shù)據(jù)寄存器、所述dac寄存器和所述采保控制模塊，所述模擬延時(shí)模塊連接所述采?？刂颇K和所述采樣保持電路；

3、其中，所述邏輯控制模塊用于控制所述dac寄存器接收所述輸入數(shù)據(jù)寄存器的輸入數(shù)據(jù)，并控制所述采樣保持電路的狀態(tài)，以調(diào)節(jié)所述dac的電壓輸出；所述采?？刂颇K的輸出控制信號經(jīng)過所述模擬延時(shí)模塊延遲設(shè)定相位差后發(fā)送至所述采樣保持電路。

4、在上述實(shí)現(xiàn)過程中，通過設(shè)置dac寄存器中轉(zhuǎn)輸入數(shù)據(jù)，并直接通過dac進(jìn)行數(shù)模轉(zhuǎn)換，得到轉(zhuǎn)換后的電壓，避免輸入數(shù)據(jù)寄存器在數(shù)據(jù)更新時(shí)對dac的輸出電壓產(chǎn)生影響，通過設(shè)置內(nèi)部時(shí)鐘和模擬延時(shí)模塊，將采樣保持控制信號延遲設(shè)定相位差后發(fā)送到采樣保持電路；優(yōu)化時(shí)序控制使采樣保持信號和數(shù)據(jù)更新信號順序進(jìn)行，消除數(shù)據(jù)更新信號對采樣電壓的干擾，同時(shí)通過模擬延時(shí)模塊使采樣保持電路的控制信號與芯片內(nèi)部各種時(shí)鐘信號產(chǎn)生相位差，從而避免采樣電壓被芯片內(nèi)部時(shí)鐘干擾。

5、進(jìn)一步的，還包括放大器，所述放大器連接所述采樣保持電路。

6、在上述實(shí)現(xiàn)過程中，設(shè)置放大器對采樣保持電路的輸出電壓進(jìn)行放大。

7、進(jìn)一步的，所述采樣保持電路包括第一采樣開關(guān)、第二采樣開關(guān)、第三采樣開關(guān)和采樣電容，所述第一采樣開關(guān)的第一端和所述第三采樣開關(guān)的第一端連接電壓輸入端，所述第一采樣開關(guān)的第二端連接所述第二采樣開關(guān)的第一端和所述采樣電容的第一端，所述第三采樣開關(guān)的第二端和所述第二采樣開關(guān)的第二端連接電壓輸出端，所述采樣電容的第二端連接接地端。

8、在上述實(shí)現(xiàn)過程中，設(shè)置采樣保持電路，從而可以通過控制采樣開關(guān)來實(shí)現(xiàn)采樣保持電路處于保持狀態(tài)或采樣狀態(tài)。

9、進(jìn)一步的，所述采樣保持電路還包括放大器輸入寄生電容，所述放大器輸入寄生電容設(shè)于電壓輸出端。

10、第二方面，本申請實(shí)施例提供一種應(yīng)用于dac的毛刺優(yōu)化方法，應(yīng)用于上述的應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，具體包括：

11、所述邏輯控制模塊控制所述dac寄存器接收所述輸入數(shù)據(jù)寄存器的輸入數(shù)據(jù)，并控制所述采樣保持電路的狀態(tài)，以調(diào)節(jié)所述dac的電壓輸出；

12、所述采?？刂颇K的輸出控制信號經(jīng)過所述模擬延時(shí)模塊延遲設(shè)定相位差后發(fā)送至所述采樣保持電路。

13、進(jìn)一步的，所述邏輯控制模塊控制所述dac寄存器接收所述輸入數(shù)據(jù)寄存器的輸入數(shù)據(jù)，并控制所述采樣保持電路的狀態(tài)，以調(diào)節(jié)所述dac的電壓輸出之前，還包括：

14、所述輸入數(shù)據(jù)寄存器接收輸入數(shù)據(jù)并存儲(chǔ)。

15、進(jìn)一步的，所述邏輯控制模塊控制所述dac寄存器接收所述輸入數(shù)據(jù)寄存器的輸入數(shù)據(jù)，并控制所述采樣保持電路的狀態(tài)，以調(diào)節(jié)所述dac的電壓輸出，包括：

16、在所述邏輯控制模塊發(fā)送更新信號前，所述采樣保持電路進(jìn)入保持狀態(tài)；

17、當(dāng)接收到所述邏輯控制模塊發(fā)送的更新信號后，所述輸入數(shù)據(jù)寄存器將數(shù)據(jù)傳輸至所述dac寄存器；

18、在所述邏輯控制模塊發(fā)送的下一次更新信號前，當(dāng)dac輸出電壓穩(wěn)定后，采樣保持電路進(jìn)入采樣狀態(tài)，獲得所述dac更新后的轉(zhuǎn)換電壓。

19、進(jìn)一步的，所述采保控制模塊的輸出控制信號經(jīng)過所述模擬延時(shí)模塊延遲設(shè)定相位差后發(fā)送至所述采樣保持電路，包括：

20、通過內(nèi)部時(shí)鐘采樣所述i/o時(shí)鐘的時(shí)鐘周期，延遲一個(gè)內(nèi)部時(shí)鐘周期后，產(chǎn)生采?？刂菩盘柹仙夭l(fā)送到所述模擬延時(shí)模塊；

21、當(dāng)所述模擬延時(shí)模塊接收到采?？刂菩盘柹仙睾螅瑢⑺霾杀？刂颇K的輸出控制信號經(jīng)過延遲后發(fā)送至所述采樣保持電路。

22、第三方面，本申請實(shí)施例提供一種電子設(shè)備，包括處理器、存儲(chǔ)器以及存儲(chǔ)在所述存儲(chǔ)器中且被配置為由所述處理器執(zhí)行的計(jì)算機(jī)程序；所述存儲(chǔ)器與所述處理器耦接，且所述處理器執(zhí)行所述計(jì)算機(jī)程序時(shí)實(shí)現(xiàn)如上所述的應(yīng)用于dac的毛刺優(yōu)化方法。

23、第四方面，本申請實(shí)施例提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包括存儲(chǔ)的計(jì)算機(jī)程序；其中，在所述計(jì)算機(jī)程序運(yùn)行時(shí)控制所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)所在設(shè)備執(zhí)行如上所述的應(yīng)用于dac的毛刺優(yōu)化方法。

技術(shù)特征：

1.一種應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，其特征在于，包括：依次連接的i/o時(shí)鐘模塊、輸入數(shù)據(jù)寄存器、dac寄存器、dac數(shù)模轉(zhuǎn)換器和采樣保持電路，還包括邏輯控制模塊、采保控制模塊和模擬延時(shí)模塊，所述邏輯控制模塊連接所述輸入數(shù)據(jù)寄存器、所述dac寄存器和所述采?？刂颇K，所述模擬延時(shí)模塊連接所述采?？刂颇K和所述采樣保持電路；

2.根據(jù)權(quán)利要求1所述的應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，其特征在于，還包括放大器，所述放大器連接所述采樣保持電路。

3.根據(jù)權(quán)利要求1所述的應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，其特征在于，所述采樣保持電路包括第一采樣開關(guān)、第二采樣開關(guān)、第三采樣開關(guān)和采樣電容，所述第一采樣開關(guān)的第一端和所述第三采樣開關(guān)的第一端連接電壓輸入端，所述第一采樣開關(guān)的第二端連接所述第二采樣開關(guān)的第一端和所述采樣電容的第一端，所述第三采樣開關(guān)的第二端和所述第二采樣開關(guān)的第二端連接電壓輸出端，所述采樣電容的第二端連接接地端。

4.根據(jù)權(quán)利要求3所述的應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，其特征在于，所述采樣保持電路還包括放大器輸入寄生電容，所述放大器輸入寄生電容設(shè)于電壓輸出端。

5.一種應(yīng)用于dac的毛刺優(yōu)化方法，其特征在于，應(yīng)用于根據(jù)權(quán)利要求1至4任一項(xiàng)所述的應(yīng)用于dac的毛刺優(yōu)化系統(tǒng)，所述方法包括：

6.根據(jù)權(quán)利要求5所述的應(yīng)用于dac的毛刺優(yōu)化方法，其特征在于，所述邏輯控制模塊控制所述dac寄存器接收所述輸入數(shù)據(jù)寄存器的輸入數(shù)據(jù)，并控制所述采樣保持電路的狀態(tài)，以調(diào)節(jié)所述dac的電壓輸出之前，還包括：

7.根據(jù)權(quán)利要求6所述的應(yīng)用于dac的毛刺優(yōu)化方法，其特征在于，所述邏輯控制模塊控制所述dac寄存器接收所述輸入數(shù)據(jù)寄存器的輸入數(shù)據(jù)，并控制所述采樣保持電路的狀態(tài)，以調(diào)節(jié)所述dac的電壓輸出，包括：

8.根據(jù)權(quán)利要求5所述的應(yīng)用于dac的毛刺優(yōu)化方法，其特征在于，所述采?？刂颇K的輸出控制信號經(jīng)過所述模擬延時(shí)模塊延遲設(shè)定相位差后發(fā)送至所述采樣保持電路，包括：

9.一種電子設(shè)備，其特征在于，包括處理器、存儲(chǔ)器以及存儲(chǔ)在所述存儲(chǔ)器中且被配置為由所述處理器執(zhí)行的計(jì)算機(jī)程序；所述存儲(chǔ)器與所述處理器耦接，且所述處理器執(zhí)行所述計(jì)算機(jī)程序時(shí)實(shí)現(xiàn)如權(quán)利要求5-8中任一項(xiàng)所述的應(yīng)用于dac的毛刺優(yōu)化方法。

10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包括存儲(chǔ)的計(jì)算機(jī)程序；其中，在所述計(jì)算機(jī)程序運(yùn)行時(shí)控制所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)所在設(shè)備執(zhí)行如權(quán)利要求5-8中任一項(xiàng)所述的應(yīng)用于dac的毛刺優(yōu)化方法。

技術(shù)總結(jié)
本申請實(shí)施例提供應(yīng)用于DAC的毛刺優(yōu)化系統(tǒng)及方法，包括：依次連接的I/O時(shí)鐘模塊、輸入數(shù)據(jù)寄存器、DAC寄存器、DAC數(shù)模轉(zhuǎn)換器和采樣保持電路，還包括邏輯控制模塊、采?？刂颇K和模擬延時(shí)模塊；通過設(shè)置DAC寄存器中轉(zhuǎn)輸入數(shù)據(jù)，并直接通過DAC進(jìn)行數(shù)模轉(zhuǎn)換，得到轉(zhuǎn)換后的電壓，避免輸入數(shù)據(jù)寄存器在數(shù)據(jù)更新時(shí)對DAC的輸出電壓產(chǎn)生影響，通過設(shè)置內(nèi)部時(shí)鐘和模擬延時(shí)模塊，將采樣保持控制信號延遲設(shè)定相位差后發(fā)送到采樣保持電路；優(yōu)化時(shí)序控制使采樣保持信號和數(shù)據(jù)更新信號順序進(jìn)行，消除數(shù)據(jù)更新信號對采樣電壓的干擾，通過模擬延時(shí)模塊使采樣保持電路的控制信號與芯片內(nèi)部各種時(shí)鐘信號產(chǎn)生相位差，避免采樣電壓被芯片內(nèi)部時(shí)鐘干擾。

技術(shù)研發(fā)人員：閔闖
受保護(hù)的技術(shù)使用者：昆騰微電子股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6