本公開實施例涉及半導體，特別涉及一種延遲鎖相環(huán)電路以及存儲裝置。

背景技術：

1、時鐘信號被廣泛的用于同步半導體器件的操作時序的信號，當從外部裝置施加的時鐘信號被用于半導體器件內(nèi)部時，半導體器件的內(nèi)部電路可能會引起時間延遲問題。因此，通常會在半導體器件中集成延遲鎖相環(huán)電路，延遲鎖相環(huán)電路可以用于補償時間延遲，以使半導體器件內(nèi)部的時鐘信號與外部輸入的時鐘信號同步。

技術實現(xiàn)思路

1、本公開實施例提供一種延遲鎖相環(huán)電路以及存儲裝置，至少有利于降低功耗。

2、根據(jù)本公開一些實施例中，本公開實施例一方面提供一種延遲鎖相環(huán)電路，包括：第一延遲電路，被配置為，基于控制碼延遲參考時鐘信號，以生成并輸出具有第一延遲量的第一時鐘信號；延遲檢測反饋電路，與所述第一延遲電路耦接，被配置為，基于反饋時鐘信號以及所述參考時鐘信號的相位差，生成相對應的控制碼，并將所述控制碼輸出至所述第一延遲電路，以調(diào)整所述第一延遲量；在檢測到所述相位差符合預期后鎖存當前的控制碼作為目標控制碼，并輸出有效的標識信號；其中，所述第一延遲電路鎖定與所述目標控制碼相對應的第一延遲量作為目標延遲量；第二延遲電路，與所述第一延遲電路和所述延遲檢測反饋電路耦接，被配置為，基于所述第一時鐘信號和所述標識信號生成并輸出第二時鐘信號；其中，在所述延遲檢測反饋電路輸出有效的所述標識信號之前，將所述第一時鐘信號輸出為所述第二時鐘信號，以及在所述延遲檢測反饋電路輸出有效的所述標識信號之后，對具有所述目標延遲量的所述第一時鐘信號執(zhí)行延遲操作，以生成并輸出具有第二延遲量的第二時鐘信號；所述第二延遲電路的延遲精細度大于所述第一延遲電路的延遲精細度；復制電路，與所述第二延遲電路和所述延遲檢測反饋電路耦接，被配置為，將所述第二時鐘信號延遲預設延遲量，以生成并輸出所述反饋時鐘信號。

3、在一些實施例中，所述延遲檢測反饋電路包括：相位檢測電路，被配置為，接收所述反饋時鐘信號以及所述參考時鐘信號，生成并輸出比較信號和基準信號，所述比較信號與所述基準信號的邊沿差異表征所述相位差；且對所述比較信號進行n次延遲，以分別得到包括第1內(nèi)部信號至第n內(nèi)部信號的內(nèi)部信號集，比較所述內(nèi)部信號集中每一內(nèi)部信號與所述基準信號的邊沿差異，并輸出n個碼值，每個碼值分別表征每次比較結(jié)果，且所述n個碼值構(gòu)成所述控制碼，n為大于等于2的整數(shù)；標識信號產(chǎn)生電路，被配置為，接收所述n個碼值，并基于所述n個碼值生成所述標識信號。

4、在一些實施例中，所述相位檢測電路還被配置為，在所述基準信號的邊沿不晚于第m內(nèi)部信號的邊沿時，與所述第m內(nèi)部信號相對應的碼值恒為邏輯“0”；在所述基準信號的邊沿晚于所述第m內(nèi)部信號的邊沿時，與所述第m內(nèi)部信號相對應的所述碼值由邏輯“0”跳變?yōu)檫壿嫛?”，m為小于等于n的正整數(shù)。

5、在一些實施例中，所述n個碼值包括：第x碼值和第x+1碼值，其中，所述第x碼值為最晚出現(xiàn)跳變沿的碼值，所述第x+1碼值為恒定值；所述標識信號產(chǎn)生電路被配置為，對所述第x碼值以及所述第x+1碼值進行異或邏輯運算，得到所述標識信號，x為小于n的正整數(shù)。

6、在一些實施例中，第m內(nèi)部信號相較于第m-1內(nèi)部信號具有第三延遲量，m為小于等于n的正整數(shù)；所述標識信號產(chǎn)生電路包括：延遲邏輯電路，被配置為，接收所述n個碼值，并以所述第三延遲量延遲每一碼值，其中，第1碼值至第n碼值中的第y碼值經(jīng)延遲后得到第y延遲碼值，y為小于n的正整數(shù)；n-1個第一異或邏輯電路，第y個所述第一異或邏輯電路，被配置為，接收第y延遲碼值以及第y+1碼值，并進行異或運算；多級第二異或邏輯電路，每一級所述第二異或邏輯電路基于前一級所述第二異或邏輯電路的異或運算結(jié)果，進行相應的異或運算，最后一級的所述第二異或運算邏輯電路輸出所述標識信號，處于第一級的所述第二異或邏輯電路基于所述第一異或邏輯電路的異或運算結(jié)果，進行相應的異或運算。

7、在一些實施例中，所述延遲鎖相環(huán)電路還包括：相位檢測器，與所述復制電路耦接，被配置為，檢測所述參考時鐘信號與所述反饋時鐘信號的相位差，生成并輸出與所述相位差相對應的調(diào)節(jié)信號；延遲控制器，與所述相位檢測器和所述延遲檢測反饋電路耦接，被配置為，接收所述調(diào)節(jié)信號和所述標識信號，并在所述標識信號有效時，基于所述調(diào)節(jié)信號調(diào)整所述第二延遲量，以及在所述標識信號無效時，基于缺省控制信號設置所述第二延遲量為0。

8、在一些實施例中，所述相位檢測電路包括：接收電路，被配置為，接收所述反饋時鐘信號以及所述參考時鐘信號，生成并輸出所述比較信號和所述基準信號；轉(zhuǎn)換電路，被配置為，接收所述比較信號和所述基準信號，并對所述比較信號進行n次延遲，以得到所述內(nèi)部信號集，并輸出所述n個碼值。

9、在一些實施例中，所述接收電路包括：第一采樣電路，被配置為，接收輸入信號，并響應于所述反饋時鐘信號對所述輸入信號進行采樣，以生成并輸出互為反相關系的所述比較信號以及互補比較信號；第二采樣電路，被配置為，接收所述互補比較信號，并響應于所述參考時鐘信號對所述互補比較信號進行采樣，以生成并輸出所述基準信號。

10、在一些實施例中，所述第一采樣電路包括：多個級聯(lián)的第一觸發(fā)器，每一級所述第一觸發(fā)器的時鐘端接收所述反饋時鐘信號，每一級所述第一觸發(fā)器的數(shù)據(jù)輸入端連接上一級所述第一觸發(fā)器的正相輸出端，第一級的所述第一觸發(fā)器的輸入數(shù)據(jù)端接收所述輸入信號，最后一級的所述第一觸發(fā)器的正相輸出端以及反相輸出端分別輸出所述比較信號以及所述互補比較信號；所述第二采樣電路包括：第二觸發(fā)器，所述第二觸發(fā)器的數(shù)據(jù)輸入端連接最后一級的所述第一觸發(fā)器的反相輸出端，所述第二觸發(fā)器的時鐘端接收所述參考時鐘信號。

11、在一些實施例中，所述轉(zhuǎn)換電路包括：包括第1延遲轉(zhuǎn)換器至第n延遲轉(zhuǎn)換器的n個級聯(lián)的延遲轉(zhuǎn)換器，其中，第m延遲轉(zhuǎn)換器被配置為，接收第m-1延遲轉(zhuǎn)換器輸出的第m-1內(nèi)部信號，以第三延遲量延遲所述第m-1內(nèi)部信號以生成第m內(nèi)部信號，并將所述第m內(nèi)部信號輸出至第m+1延遲轉(zhuǎn)換器；其中，第1延遲轉(zhuǎn)換器接收所述比較信號并以所述預設延遲量延遲所述比較信號，以生成并輸出所述第1內(nèi)部信號；所述第m延遲轉(zhuǎn)換器還被配置為，比較所述基準信號與所述第m內(nèi)部信號的邊沿差異，并輸出相應的第m碼值，所述第m碼值表征所述基準信號的邊沿是否不晚于所述第m內(nèi)部信號的邊沿。

12、在一些實施例中，每一所述延遲轉(zhuǎn)換器的所述第三延遲量均相同。

13、在一些實施例中，所述第m延遲轉(zhuǎn)換器包括：第m延遲器，被配置為，接收所述第m-1內(nèi)部信號，并以所述第三延遲量進行延遲，生成并輸出所述第m內(nèi)部信號；第m比較轉(zhuǎn)換器，被配置為，接收并比較所述第m內(nèi)部信號以及所述基準信號，輸出所述第m碼值。

14、在一些實施例中，所述第m比較轉(zhuǎn)換器包括：第一pmos管，所述第一pmos管的源極連接工作電源，柵極接收復位信號；第一nmos管，所述第一nmos管的柵極接收所述第m內(nèi)部信號，所述第一nmos管的漏極連接所述第一pmos管的漏極，所述第一nmos管的源極作為輸出節(jié)點；第二nmos管，所述第二nmos管的柵極接收所述基準信號，所述第二nmos管的漏極連接所述第一nmos管的源極，所述第二nmos管的源極連接接地端；保持電路，所述保持電路的輸入端連接所述輸出節(jié)點，用于在所述第一nmos管以及所述第二nmos管均導通后，將所述輸出節(jié)點的信號反相處理后鎖存并輸出；偶數(shù)個級聯(lián)的反相器，所述保持電路的輸出端連接首級的反相器的輸入端，處于尾級的反相器的輸出端輸出所述第m碼值。根據(jù)本公開一些實施例中，本公開實施例另一方面還提供一種存儲裝置，包括上述任意實施例提供的延遲鎖相環(huán)電路。

15、本公開實施例提供的技術方案至少具有以下優(yōu)點：

16、本公開實施例提供的延遲鎖相環(huán)電路的技術方案中，延遲檢測反饋電路中生成的控制碼表征的是反饋時鐘信號相較于參考時鐘信號的延遲量。因此，當基于該控制碼對下一次輸入的參考時鐘信號進行補償時，可以精確地基于參考時鐘信號實際會產(chǎn)生的延遲量對參考時鐘信號進行補償，使得下一次輸出的接收反饋時鐘信號與參考時鐘信號之間的相位接近或者相同，從而提高延遲鎖相環(huán)電路補償時間延遲的效率。并且，延遲檢測反饋電路還會生成標識信號，且有效的標識信號表征第一延遲電路鎖定目標延遲量，第二延遲電路響應于有效的標識信號執(zhí)行延遲操作，以確保第一延遲電路鎖定目標延遲量后第二延遲電路才會執(zhí)行延遲操作，從而有利于縮短第二延遲電路的工作時長，降低延遲鎖相環(huán)電路的功耗。