一種降低芯片功耗的電路的制作方法
【專利摘要】本實(shí)用新型涉及一種降低芯片功耗的電路，該電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接。本實(shí)用新型的方案中，作為負(fù)電壓輸出裝置的電荷泵和零閾值管在CMOS工藝中均可以做，方便集成的同時(shí)也大大降低了芯片設(shè)計(jì)和制造成本。
【專利說(shuō)明】
一種降低芯片功耗的電路
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及一種降低芯片功耗的電路。
【背景技術(shù)】
[0002]現(xiàn)有的芯片中，常常通過(guò)下拉電阻實(shí)現(xiàn)模式的識(shí)別。例如，EMARKER芯片就是其中的一種。
[0003]為提高產(chǎn)品品質(zhì)、確保使用者體驗(yàn)，USB纜線制造商正大舉在Type-C傳輸線中導(dǎo)入電子標(biāo)記(E-Marker)晶片，帶動(dòng)相關(guān)解決方案需求迅速增溫，成為晶片設(shè)計(jì)業(yè)者搶搭USBType-C順風(fēng)車的另一產(chǎn)品研發(fā)焦點(diǎn)。Type-C同時(shí)可做的事太多，系統(tǒng)的設(shè)置(Configurat1n)情形如支援電流、傳輸速率等，有很多不同的組合。舉例來(lái)說(shuō)，假設(shè)某主控端與裝置端系統(tǒng)是采用Type-C搭配USB H)的設(shè)計(jì)，且皆支援5安培(A)電流，若使用者拿僅支援3安培電流的Type-C線纜來(lái)串接兩部系統(tǒng)，就很可能造成線纜燒毀。因此E-Marker晶片主要系用于Type-C線纜中，讓線纜制造商在產(chǎn)品出廠時(shí)，可將線纜的規(guī)格資料和特性，例如支援的傳輸率、電力大小，甚至使用狀況判斷和應(yīng)變機(jī)制，統(tǒng)統(tǒng)燒錄在E-Marker晶片中，以便在使用者串接發(fā)生問(wèn)題時(shí)，能即時(shí)判斷并顯示警示訊息，或自動(dòng)調(diào)整設(shè)置將狀況排除，進(jìn)而確保產(chǎn)品品質(zhì)及安全。
[0004]現(xiàn)有的e-marker芯片是通過(guò)在vconn端加IK下拉電阻來(lái)識(shí)別。如圖1，識(shí)別到5.1K下拉電阻的線為CC，識(shí)別到IK下拉電阻的線為Vconn，e-marker芯片是通過(guò)在vconn端加IK下拉電阻來(lái)識(shí)別。Vconn端電壓典型值為5V，在IK下拉電阻上回有25mW的功率損耗?，F(xiàn)有技術(shù)中，采用圖2的方案解決，此方案缺點(diǎn)是CMOS工藝中沒(méi)有JFET，而普通芯片為降低成本都使用CMOS工藝，若需在芯片中集成JFET，芯片的成本會(huì)大幅度增加。
【實(shí)用新型內(nèi)容】
[0005]為了解決上述技術(shù)問(wèn)題，本實(shí)用新型提供了一種降低芯片功耗的電路，所述電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，所述下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接。
[0006]所述零閾值管接地時(shí)，零閾值管導(dǎo)通;所述零閾值管與負(fù)電壓輸出元件的輸出端連接時(shí)，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷。
[0007 ]所述零閾值管的閾值電壓小于或等于-0.7 V。
[0008]所述負(fù)電壓輸出元件為電荷栗，所述電荷栗將正電壓轉(zhuǎn)變?yōu)樨?fù)電壓。
[0009]所述電荷栗轉(zhuǎn)變的負(fù)電壓小于零閾值管的閾值電壓。
[0010]所述控制元件包括第一MOS開(kāi)關(guān)管和第二 MOS開(kāi)關(guān)管，所述第一 MOS開(kāi)關(guān)管的柵極與第一控制端連接，所述第一 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第一MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接，第二 MOS開(kāi)關(guān)管的柵極與第二控制端連接，所述第二 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出兀件的輸出端連接，所述第二 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接。
[0011 ] 一種降低芯片功耗的方法，包括以下步驟:
[0012]所述芯片包括用于電壓識(shí)別的下拉電阻，所述電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，所述下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接；
[0013]當(dāng)處于識(shí)別狀態(tài)時(shí)，所述零閾值管接地，零閾值管導(dǎo)通；
[0014]當(dāng)不處于識(shí)別狀態(tài)時(shí)，所述零閾值管負(fù)電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷，下拉電阻無(wú)功率損耗。
[0015]一種降低芯片功耗的方法，所述控制元件包括第一 MOS開(kāi)關(guān)管和第二 MOS開(kāi)關(guān)管，所述第一 MOS開(kāi)關(guān)管的柵極與第一控制端連接，所述第一 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第一 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接，第二 MOS開(kāi)關(guān)管的柵極與第二控制端連接，所述第二 MOS開(kāi)關(guān)管的漏極接地，所述第二 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接；
[0016]當(dāng)處于識(shí)別狀態(tài)時(shí)，所述第一控制端無(wú)電壓輸入，第二控制端輸入電壓，零閾值管接地，零閾值管導(dǎo)通；
[0017]當(dāng)不處于識(shí)別狀態(tài)時(shí)，所述第一控制端輸入電壓，第二控制端無(wú)電壓輸入，零閾值管負(fù)電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷，下拉電阻無(wú)功率損耗。
[0018]—種芯片，所述芯片包括上述的降低芯片功耗的電路。
[0019]—種電子設(shè)備，所述電子設(shè)備包括上述的芯片。
[0020]本實(shí)用新型的方案中，作為負(fù)電壓輸出裝置的電荷栗和零閾值管在CMOS工藝中均可以做，方便集成的同時(shí)也大大降低了芯片設(shè)計(jì)和制造成本。
[0021]參考以下詳細(xì)說(shuō)明更易于理解本申請(qǐng)的上述以及其他特征、方面和優(yōu)點(diǎn)。
【附圖說(shuō)明】

[0022]圖1為現(xiàn)有技術(shù)中的一種芯片的模式識(shí)別的電路示意圖。
[0023]圖2為現(xiàn)有技術(shù)中芯片的下拉電阻功耗控制的電路圖。
[0024]圖3為本實(shí)用新型的降低芯片功耗電路圖。
[0025]圖4為本實(shí)用新型的降低芯片功耗另一種電路圖。
[0026]其中，附圖標(biāo)記如下所示:
[0027]下拉電阻Rl控制元件Kl第一MOS開(kāi)關(guān)管Ml第二MOS開(kāi)關(guān)管M2第一控制端Gl第二控制端G2零閾值管MO負(fù)電壓輸出元件Fl
【具體實(shí)施方式】
[0028]為使本實(shí)用新型實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本實(shí)用新型實(shí)施例的附圖，對(duì)本實(shí)用新型實(shí)施例的技術(shù)方案進(jìn)行清楚、完整地描述。顯然，所描述的實(shí)施例是本實(shí)用新型的一部分實(shí)施例，而不是全部的實(shí)施例。基于所描述的本實(shí)用新型的實(shí)施例，本領(lǐng)域普通技術(shù)人員在無(wú)需創(chuàng)造性勞動(dòng)的前提下所獲得的所有其它實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0029]除非另作定義，此處使用的技術(shù)術(shù)語(yǔ)或者科學(xué)術(shù)語(yǔ)應(yīng)當(dāng)為本實(shí)用新型所屬領(lǐng)域內(nèi)具有一般技能的人士所理解的通常意義。本實(shí)用新型專利申請(qǐng)說(shuō)明書(shū)以及權(quán)利要求書(shū)中使用的“第一”、“第二”以及類似的詞語(yǔ)并不表示任何順序、數(shù)量或者重要性，而只是用來(lái)區(qū)分不同的組成部分。同樣，“一個(gè)”或者“一”等類似詞語(yǔ)也不表示數(shù)量限制，而是表示存在至少一個(gè)。
[0030]—種降低芯片功耗的電路，所述電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，所述下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接。所述零閾值管接地時(shí)，零閾值管導(dǎo)通，所述零閾值管與負(fù)電壓輸出元件的輸出端連接時(shí)，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷。
[0031 ]本實(shí)用新型的零閾值管是指閾值電壓小于O的MOS管，例如，閾值電壓為-0.5、-0.7、_1V的MOS管，該MOS管能夠在柵極輸入O電壓時(shí)導(dǎo)通，作為一種優(yōu)選的技術(shù)方案，本實(shí)用新型所述零閾值管的閾值電壓小于或等于-0.7V。當(dāng)零閾值管的柵極接入低于閾值電壓的負(fù)電壓，則零閾值管關(guān)斷，當(dāng)零閾值管的柵極接地時(shí)，零閾值管導(dǎo)通。
[0032]本實(shí)用新型的負(fù)電壓輸出元件可以是現(xiàn)有技術(shù)中的任意一種負(fù)電壓輸出元件，所述負(fù)電壓輸出元件的輸出電壓應(yīng)當(dāng)?shù)陀诹汩撝倒艿拈撝惦妷?，?dāng)負(fù)電壓輸出元件將負(fù)壓輸送至零閾值管的柵極，則零閾值管關(guān)斷，當(dāng)零閾值管的柵極接地時(shí)，零閾值管導(dǎo)通。作為一種優(yōu)選的技術(shù)方案，本實(shí)用新型所述負(fù)電壓輸出元件為電荷栗，所述電荷栗將正電壓轉(zhuǎn)變?yōu)樨?fù)電壓。所述電荷栗轉(zhuǎn)變的負(fù)電壓小于零閾值管的閾值電壓。
[0033]作為一種優(yōu)選的技術(shù)方案，所述控制元件包括第一MOS開(kāi)關(guān)管和第二 MOS開(kāi)關(guān)管，所述第一 MOS開(kāi)關(guān)管的柵極與第一控制端連接，所述第一 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第一 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接，第二 MOS開(kāi)關(guān)管的柵極與第二控制端連接，所述第二 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第二MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接。
[0034]本實(shí)用新型還提供一種降低芯片功耗的方法，所述芯片包括用于電壓識(shí)別的下拉電阻，所述電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，所述下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接;該方法包括以下步驟:
[0035]當(dāng)處于識(shí)別狀態(tài)時(shí)，所述零閾值管接地，零閾值管導(dǎo)通；當(dāng)不處于識(shí)別狀態(tài)時(shí)，所述零閾值管負(fù)電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷，下拉電阻無(wú)功率損耗。
[0036]作為一種優(yōu)選的技術(shù)方案本實(shí)用新型還提供了另一種降低芯片功耗的方法，所述芯片包括用于電壓識(shí)別的下拉電阻，所述電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，所述下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接;所述控制元件包括第一MOS開(kāi)關(guān)管和第二 MOS開(kāi)關(guān)管，所述第一 MOS開(kāi)關(guān)管的柵極與第一控制端連接，所述第一 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第一 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接，第二 MOS開(kāi)關(guān)管的柵極與第二控制端連接，所述第二 MOS開(kāi)關(guān)管的漏極接地，所述第二 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接;該方法包括以下步驟:
[0037]當(dāng)處于識(shí)別狀態(tài)時(shí)，所述第一控制端無(wú)電壓輸入，第二控制端輸入電壓，零閾值管接地，零閾值管導(dǎo)通；當(dāng)不處于識(shí)別狀態(tài)時(shí)，所述第一控制端輸入電壓，第二控制端無(wú)電壓輸入，零閾值管負(fù)電壓輸出元件的輸出端與電荷栗的輸出端連接，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷，下拉電阻無(wú)功率損耗。
[0038]—種芯片，所述芯片包括上述的降低芯片功耗的電路。
[0039]—種電子設(shè)備，所述電子設(shè)備包括上述的芯片。
[0040]實(shí)施例1
[0041]如圖3所示，一種降低芯片功耗的電路，該電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，下拉電阻一端和負(fù)電壓輸出元件輸入端引入5V的電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接。零閾值管接地時(shí)，零閾值管導(dǎo)通，零閾值管與負(fù)電壓輸出元件的輸出端連接時(shí)，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷。零閾值管的閾值電壓為-0.7V。負(fù)電壓輸出元件為電荷栗，電荷栗將正電壓轉(zhuǎn)變?yōu)樨?fù)電壓。所述電荷栗轉(zhuǎn)變的負(fù)電壓小于零閾值管的閾值電壓。
[0042]實(shí)施例2
[0043]如圖4所示，一種降低芯片功耗的電路，電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，下拉電阻一端和負(fù)電壓輸出元件輸入端引入5V的電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接。零閾值管接地時(shí)，零閾值管導(dǎo)通，零閾值管與負(fù)電壓輸出元件的輸出端連接時(shí)，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷。零閾值管的閾值電壓為-0.7V。負(fù)電壓輸出元件為電荷栗，電荷栗將正電壓轉(zhuǎn)變?yōu)樨?fù)電壓。電荷栗轉(zhuǎn)變的負(fù)電壓小于零閾值管的閾值電壓。控制元件包括第一 MOS開(kāi)關(guān)管和第二MOS開(kāi)關(guān)管，所述第一 MOS開(kāi)關(guān)管的柵極與第一控制端連接，第一 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，第一 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接，第二 MOS開(kāi)關(guān)管的柵極與第二控制端連接，第二 MOS開(kāi)關(guān)管的漏極接地，第二 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接。
[0044]以上所述，僅為本實(shí)用新型的較佳實(shí)施例而已，并非用于限定本實(shí)用新型的保護(hù)范圍。凡是根據(jù)本【實(shí)用新型內(nèi)容】所做的均等變化與修飾，均涵蓋在本實(shí)用新型的專利范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種降低芯片功耗的電路，所述電路包括下拉電阻、零閾值管、負(fù)電壓輸出元件、控制元件，所述下拉電阻一端和負(fù)電壓輸出元件輸入端引入正電壓，下拉電阻另一端與零閾值管的源極連接，零閾值管的漏極接地，零閾值管的柵極與控制元件的一端連接，所述控制元件另一端可被控制地接地或與負(fù)電壓輸出元件的輸出端連接。2.根據(jù)權(quán)利要求1所述的一種降低芯片功耗的電路，其特征在于，所述零閾值管接地時(shí)，零閾值管導(dǎo)通，所述零閾值管與負(fù)電壓輸出元件的輸出端連接時(shí)，電荷栗產(chǎn)生-2V的電壓，零閾值管關(guān)斷。3.根據(jù)權(quán)利要求1所述的一種降低芯片功耗的電路，其特征在于，所述零閾值管的閾值電壓小于或等于-0.7V。4.根據(jù)權(quán)利要求1所述的一種降低芯片功耗的電路，其特征在于，所述負(fù)電壓輸出元件為電荷栗，所述電荷栗將正電壓轉(zhuǎn)變?yōu)樨?fù)電壓。5.根據(jù)權(quán)利要求4所述的一種降低芯片功耗的電路，其特征在于，所述電荷栗轉(zhuǎn)變的負(fù)電壓小于零閾值管的閾值電壓。6.根據(jù)權(quán)利要求1所述的一種降低芯片功耗的電路，其特征在于，所述控制元件包括第一MOS開(kāi)關(guān)管和第二 MOS開(kāi)關(guān)管，所述第一 MOS開(kāi)關(guān)管的柵極與第一控制端連接，所述第一MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第一 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接，第二 MOS開(kāi)關(guān)管的柵極與第二控制端連接，所述第二 MOS開(kāi)關(guān)管的漏極與負(fù)電壓輸出元件的輸出端連接，所述第二 MOS開(kāi)關(guān)管的源極與零閾值管的柵極連接。
【文檔編號(hào)】H03K19/003GK205725701SQ201620563828
【公開(kāi)日】2016年11月23日
【申請(qǐng)日】2016年6月13日
【發(fā)明人】萬(wàn)利劍, 王濤
【申請(qǐng)人】成繹半導(dǎo)體技術(shù)（上海）有限公司