本發(fā)明涉及FPGA(Field-Programmable GateArray，可編程邏輯器件)數(shù)字時鐘領域，尤其涉及一種時鐘緩沖器驅動電路及FPGA。

背景技術：

在FPGA等現(xiàn)代VLSI系統(tǒng)里，時鐘是很重要的信號，控制著數(shù)據(jù)處理和傳送的速率，時鐘為處理高復雜度的數(shù)字系統(tǒng)提供了一個結構框架。一個時鐘網絡將時鐘信號從時鐘發(fā)生器或時鐘源連接到同步元件的時鐘輸入端，通常用組合邏輯和觸發(fā)器來建立有限狀態(tài)機。邏輯元件有不同的延遲，其結果是經過邏輯塊的路徑延遲將不同；由于組合邏輯里面的信號或快或慢以及時鐘的快慢不同，這些都導致了時序的不同步。

理想情況下，時鐘應同時抵達所有觸發(fā)器，有一個固定的周期，并且上升/下降時間接近于零，但是實際情況不同，時鐘到達芯片各處觸發(fā)器輸入端的到達時間不同。時鐘上升/下降時間應該很小并且保持基本相等，但這需要使用大緩沖器，若使用大緩沖器則時鐘網絡就會消耗整個系統(tǒng)中很大一部分功耗，因此，需要提供一種對應時鐘緩沖器的驅動電路，來保證芯片正常工作。

技術實現(xiàn)要素：

本發(fā)明提供了一種時鐘緩沖器驅動電路及FPGA，以保證芯片正常工作。

本發(fā)明提供了一種時鐘緩沖器驅動電路，包括：驅動電路及輸出電路，驅動電路及輸出電路及各電路對應的控制電路均由MOS管實現(xiàn)。

進一步的，輸出電路包括上拉管及下拉管；上拉管及下拉管用于控制輸出信號的上拉或者下拉。

進一步的，輸出電路用于輸出差分信號，上拉管包括第一上拉管及第二上拉管，下拉管包括第一下拉管及第二下拉管。

進一步的，第一上拉管與第一下拉管使用相反的控制信號；第二上拉管與第二下拉管使用相反的控制信號。

進一步的，輸出電路還包括用于為上拉管及下拉管分別提供偏置電壓的上拉偏置管及下拉偏置管。

進一步的，上拉偏置管及下拉偏置管使用相反的控制信號。

進一步的，驅動電路包括第一級驅動電路及第二級驅動電路，第一級驅動電路及第二級驅動電路接入相同的差分時鐘信號。

進一步的，第一級驅動電路及第二級驅動電路在工作時，僅有一個正常工作。

進一步的，第一級驅動電路與第二級驅動電路為電路元件連接相同的電路。

本發(fā)明提供了一種可編程邏輯器件，其設置有本發(fā)明提供的時鐘緩沖器驅動電路。

本發(fā)明的有益效果：

本發(fā)明提供了一種時鐘緩沖器驅動電路，其采用mos管來實現(xiàn)，這種簡單的驅動電路既能提供較強的驅動能力，又保證了芯片的功耗以及版圖面積。

附圖說明

圖1為本發(fā)明第一實施例提供的時鐘緩沖器驅動電路的結構示意圖；

圖2為本發(fā)明第二實施例涉及的時鐘網絡的結構圖；

圖3為本發(fā)明第二實施例提供的時鐘緩沖器驅動電路的電路圖。

具體實施方式

現(xiàn)通過具體實施方式結合附圖的方式對本發(fā)明做出進一步的詮釋說明。

第一實施例：

圖1為本發(fā)明第一實施例提供的時鐘緩沖器驅動電路的結構示意圖，由圖1可知，在本實施例中，本發(fā)明提供的時鐘緩沖器驅動電路包括：驅動電路11及輸出電路12，驅動電路11及輸出電路12及各電路對應的控制電路均由MOS管實現(xiàn)。

在一些實施例中，上述實施例中的輸出電路包括上拉管及下拉管；上拉管及下拉管用于控制輸出信號的上拉或者下拉。

在一些實施例中，上述實施例中的輸出電路用于輸出差分信號，上拉管包括第一上拉管及第二上拉管，下拉管包括第一下拉管及第二下拉管。

在一些實施例中，上述實施例中的第一上拉管與第一下拉管使用相反的控制信號；第二上拉管與第二下拉管使用相反的控制信號。

在一些實施例中，上述實施例中的輸出電路還包括用于為上拉管及下拉管分別提供偏置電壓的上拉偏置管及下拉偏置管。

在一些實施例中，上述實施例中的上拉偏置管及下拉偏置管使用相反的控制信號。

在一些實施例中，上述實施例中的驅動電路包括第一級驅動電路及第二級驅動電路，第一級驅動電路及第二級驅動電路接入相同的差分時鐘信號。

在一些實施例中，上述實施例中的第一級驅動電路及第二級驅動電路在工作時，僅有一個正常工作。

在一些實施例中，上述實施例中的第一級驅動電路與第二級驅動電路為電路元件連接相同的電路。

對應的，本發(fā)明提供了一種可編程邏輯器件，其設置有本發(fā)明提供的時鐘緩沖器驅動電路。

現(xiàn)結合具體應用場景對本發(fā)明做進一步的詮釋說明。

第二實施例：

本實施例提出了一種應用于FPGA芯片的時鐘網絡緩沖器驅動電路。

在實際應用中，本實施例涉及的時鐘網絡框架如圖2所示：時鐘源發(fā)出的CLK經過MUX傳送到BUFG中，然后經過BUFG的時鐘送到時鐘接收端CLB陣列等模塊。本實施例提供的正是應用于BUFG中的緩沖器驅動電路，可以大大增強每段時鐘線的驅動能力，并且以最小的版圖消耗來實現(xiàn)電路的性能優(yōu)化目的，也可以較好的抑制電路的噪聲。

具體的電路如圖3所示：

P0A、N0A、N0B為放大管的BIAS偏置管，P0B和N0C為使能管的偏置管，CLKA和CLKB為差分CLK輸入；

P3A和P3B為上拉的P管，N3A和N3B為下拉的N管；

P1A、P1B、N1A、N1B構成第一級驅動，P2A、P2B、N2A、N2B構成第二級驅動；

P3A、P3B、N3A、N3B和P0B、N0C構成輸出差分CLK的使能上拉和下拉控制管；其中P0B和N0C的控制信號相反，P3A和N3B的控制信號相反，P3B和N3A的控制信號相反。

其中CLKA和CLKB是差分CLK信號輸入，兩個信號邏輯剛好相反，當CLKA為0，CLKB為1時，此時OUTA輸出為0，OUTB輸出為1。

CLKA和CLKB在正常傳輸過程中，P0A需要正常工作，N0A和N0B不可以同時導通。

OUTA和OUTB的上拉和下拉控制信號取決于是否需要正常輸出，來控制使能信號的導通與關斷。P0B和N0C為使能管的BIAS管，OUTA和OUTB正常輸出時，P0B和N0C是關斷的，當整個系統(tǒng)不工作時，P0B和N0C打開，然后配合相應的上拉下拉管一起工作，使OUTA和OUTB的狀態(tài)固定；根據(jù)選擇P3A和N3A不同的工作狀態(tài)，確定OUTA是上拉還是下拉；選擇P3B和N3B的不同工作狀態(tài)，確定OUTB是上拉還是下拉。當整個驅動電路正常工作時，所有的使能管均關斷。

本實施例提供了一種簡單的驅動電路架構，既能提供較強的驅動能力，又保證了芯片的功耗以及版圖面積，與INV級聯(lián)驅動不同，并且驅動能力還大幅提高。

綜上可知，通過本發(fā)明的實施，至少存在以下有益效果：

本發(fā)明提供了一種時鐘緩沖器驅動電路，其采用mos管來實現(xiàn)，這種簡單的驅動電路既能提供較強的驅動能力，又保證了芯片的功耗以及版圖面積。

以上僅是本發(fā)明的具體實施方式而已，并非對本發(fā)明做任何形式上的限制，凡是依據(jù)本發(fā)明的技術實質對以上實施方式所做的任意簡單修改、等同變化、結合或修飾，均仍屬于本發(fā)明技術方案的保護范圍。