本申請(qǐng)一般涉及存儲(chǔ)器，并且更具體地，涉及用于實(shí)現(xiàn)信號(hào)驅(qū)動(dòng)器擺率控制的方法和/或裝置。
背景技術(shù)：
：隨機(jī)存取存儲(chǔ)器(ram)為計(jì)算設(shè)備提供快速、有成本效益的易失性存儲(chǔ)。聯(lián)合電子設(shè)備工程會(huì)議(jedec)為存儲(chǔ)設(shè)備提供存儲(chǔ)器標(biāo)準(zhǔn)。ddr4sdram(第四代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)提供了更高的模塊密度、更低的電壓規(guī)格以及更高的數(shù)據(jù)率傳輸速度。ddr4lrdimm(低負(fù)載雙列直插式存儲(chǔ)模塊)技術(shù)使用分布式緩沖的方法來(lái)實(shí)現(xiàn)當(dāng)擴(kuò)展到更高的容量和數(shù)據(jù)率傳輸速度時(shí)的存儲(chǔ)器帶寬效率。隨著ddr存儲(chǔ)器接口的進(jìn)步，目前ddr4存儲(chǔ)器以高達(dá)3.2千兆位每秒的數(shù)據(jù)率操作。在這樣的數(shù)據(jù)率，完整性和時(shí)序變得更具有挑戰(zhàn)和困難。隨著速度更高，驅(qū)動(dòng)器切換更頻繁，上升/下降沿變得更尖銳并且引入更大的開(kāi)關(guān)電流。開(kāi)關(guān)電流引起功耗，并且引入功率噪聲，其引起抖動(dòng)、通過(guò)電源線(xiàn)寄生電阻和封裝/印刷電路板寄生電感的占空比惡化。期望實(shí)現(xiàn)信號(hào)驅(qū)動(dòng)器擺率控制。技術(shù)實(shí)現(xiàn)要素：本發(fā)明涉及具有第一電路和第二電路的裝置。第一電路可以被配置為(i)生成多個(gè)延遲信號(hào)，每個(gè)延遲信號(hào)作為基于控制信號(hào)時(shí)移相應(yīng)延遲序列的輸入信號(hào)的拷貝以及(ii)基于輸入信號(hào)和多個(gè)延遲信號(hào)在相應(yīng)延遲序列中的每個(gè)延遲期間，改變處于活動(dòng)的驅(qū)動(dòng)信號(hào) 的數(shù)量以控制輸出信號(hào)的擺率。第二電路可以被配置為響應(yīng)于驅(qū)動(dòng)信號(hào)來(lái)驅(qū)動(dòng)輸出信號(hào)。附圖說(shuō)明從以下詳細(xì)的描述和所附的權(quán)利要求以及附圖，本發(fā)明的實(shí)施例將變得是清楚的，其中：圖1是示出示例實(shí)施例的圖示；圖2是示出存儲(chǔ)器模塊的框圖；圖3是驅(qū)動(dòng)器電路的框圖；圖4是信號(hào)波形的圖示；圖5是修整塊的示例實(shí)現(xiàn)的框圖；圖6是環(huán)形振蕩器頻率和擺率之間的關(guān)系的圖示；圖7是相加塊的框圖；圖8是用于驅(qū)動(dòng)器電路的命令/地址實(shí)現(xiàn)的信號(hào)波形的圖示；圖9是時(shí)鐘驅(qū)動(dòng)器電路的框圖；圖10是當(dāng)每個(gè)延遲可調(diào)時(shí)相對(duì)于輸入信號(hào)的輸出信號(hào)的圖示；圖11是用于驅(qū)動(dòng)器電路的時(shí)鐘實(shí)現(xiàn)的信號(hào)波形的圖示。具體實(shí)施方式本發(fā)明的實(shí)施例包括提供用于信號(hào)驅(qū)動(dòng)器擺率控制的方法和/或裝置，其可以(i)對(duì)制造工藝參數(shù)不敏感，(ii)消耗低功耗，(iii)提高信號(hào)完整性，(iv)根據(jù)負(fù)載標(biāo)準(zhǔn)提供在不同擺率中的選擇，(v)提供擺率修整和/或(vi)在集成電路內(nèi)實(shí)現(xiàn)。本發(fā)明的各種實(shí)施例可以提供輸出信號(hào)的低功率、擺率控制的驅(qū)動(dòng)器。一些實(shí)施例可以為ddr4存儲(chǔ)器接口提供擺率不敏感延遲。一般由減小驅(qū)動(dòng)器開(kāi)關(guān)電流來(lái)實(shí)現(xiàn)低功率。為了獲得提高的信號(hào)完整性性能，可以在擺率修整后根據(jù)不同dimm負(fù)載選擇不同的擺率值。擺率修整一般使得擺率對(duì)驅(qū)動(dòng)器電路的制造工藝不敏感。由于更慢的擺率以及減少的符號(hào)間干擾，一個(gè)結(jié)果可以是減少的反射。參考圖1，顯示了示出多個(gè)示例電路50a-50n的圖示。在示例中，電路50a-50n可以實(shí)現(xiàn)為存儲(chǔ)器模塊(或板)。例如，存儲(chǔ)器模塊50a-50n可以實(shí)現(xiàn)為第四代雙倍數(shù)據(jù)率(ddr4)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(sdram)模塊。存儲(chǔ)器模塊50a-50n可以包括多個(gè)塊(或電路)90a-90n、塊(或電路)100和/或各種其它塊、電路、引腳、連接器和/或跡線(xiàn)。電路90a-90n可以被配置為數(shù)據(jù)緩沖器。電路100可以被實(shí)現(xiàn)為寄存式時(shí)鐘驅(qū)動(dòng)器(rcd)。在示例中，rcd電路100可以被實(shí)現(xiàn)為ddr4rcd電路。存儲(chǔ)器模塊50a-50n的組件的類(lèi)型、布置和/或數(shù)量可以變化以滿(mǎn)足特定實(shí)現(xiàn)方式的設(shè)計(jì)標(biāo)準(zhǔn)。存儲(chǔ)器模塊50a-50n被示出為連接到塊(或電路)20。電路20可以是存儲(chǔ)器控制器。電路20可以位于諸如計(jì)算引擎的其它設(shè)備中。不同連接器/引腳/跡線(xiàn)60可以實(shí)現(xiàn)為將存儲(chǔ)器模塊50a-50n連接到存儲(chǔ)器控制器20。在一些實(shí)施例中，連接器/引腳/跡線(xiàn)60可以是288引腳配置。在示例中，存儲(chǔ)器控制器20可以是計(jì)算機(jī)主板的組件。在另一個(gè)示例中，存儲(chǔ)器控制器20可以是微處理器的組件。在又一個(gè)示例中，存儲(chǔ)器控制器20可以是中央處理單元(cpu)的組件。在示例中，連接器/引腳/跡線(xiàn)60中的一些可以是存儲(chǔ)器模塊50a-50n的部分并且連接器/引腳/跡線(xiàn)60中的一些可以是主板和/或存儲(chǔ)器控制器20的部分。存儲(chǔ)器模塊50a-50n可以被連接到計(jì)算機(jī)主板(例如，通過(guò)引腳、跡線(xiàn)和/或連接器60)以在計(jì)算設(shè)備的組件和存儲(chǔ)器模塊50a-50n之間傳輸數(shù)據(jù)。在示例中，存儲(chǔ)器控制器20可以被實(shí)現(xiàn)在主板的北橋(northbridge)上和/或被實(shí)現(xiàn)為微處理器(例如，intelcpu、amdcpu、armcpu等)的組件。可以根據(jù)特定實(shí)現(xiàn)方式的設(shè)計(jì)標(biāo)準(zhǔn)來(lái)變化存儲(chǔ)器控制器20的實(shí)現(xiàn)方式。在各種實(shí)施例中，存儲(chǔ)器模塊50a-50n可以是ddr4sdram存儲(chǔ)器模塊。ddr4sdram模塊50a-50n可以具有每模塊512千兆字節(jié)(gb)、太字節(jié)或更高的存儲(chǔ)器模塊密度(例如，與ddr3中的每雙列直插式存儲(chǔ)模塊(dimm)128gb相比)。ddr4sdram存儲(chǔ)器模塊50a-50n可以在1.2-1.35伏(v)的電壓以800-2133兆赫 (mhz)之間的頻率操作(例如，與在ddr3中1.5-1.65伏以400-1067mhz之間的頻率相比較)。在一些實(shí)施例中，存儲(chǔ)器模塊50a-50n可以實(shí)現(xiàn)為低電壓ddr4并且在1.05v操作。例如，與ddr3存儲(chǔ)器相比，ddr4sdram存儲(chǔ)器模塊50a-50n可以實(shí)現(xiàn)節(jié)省35％的功率節(jié)省。ddr4sdram存儲(chǔ)器模塊50a-50n可以以2.13-4.26千兆傳輸每秒(gt/s)以及更高的速度(例如，相比于ddr3中0.8-2.13gt/s)來(lái)傳輸數(shù)據(jù)。可以根據(jù)特定實(shí)現(xiàn)的設(shè)計(jì)標(biāo)準(zhǔn)來(lái)變化存儲(chǔ)器模塊50a-50n的操作參數(shù)。在示例中，存儲(chǔ)器模塊50a-50n可以兼容聯(lián)合電子設(shè)備工程會(huì)議(jedec)固態(tài)技術(shù)協(xié)會(huì)于2013年11月在弗吉尼亞阿靈頓發(fā)布的規(guī)范jesd79-4a中標(biāo)題為“ddr4sdram”的ddr4規(guī)范。通過(guò)引用其全部?jī)?nèi)容將ddr4規(guī)范的合適部分并入此處。存儲(chǔ)器模塊50a-50n可以實(shí)現(xiàn)為ddr4低負(fù)載dimm(lrdimm)或ddr4寄存式dimm(rdimm)。數(shù)據(jù)緩沖器90a-90n可以允許存儲(chǔ)器模塊50a-50n以ddr4lrdimm配置比便相比于ddr4rdimm以較高帶寬和/或較高容量操作(例如，在384gb容量，對(duì)于ddr4lrdimm為1333mt/s，相比于第一ddr4rdimm為1067mt/s)。例如，相比于ddr4rdimm配置，存儲(chǔ)器模塊50a-50n的ddr4lrdimm配置可以允許數(shù)據(jù)信號(hào)的提高的信號(hào)完整性、通過(guò)數(shù)據(jù)緩沖器90a-90n的更低的組件延遲和/或存儲(chǔ)器控制器20的更好的智能和/或后緩沖覺(jué)察。參考圖2，顯示了示出存儲(chǔ)器模塊的框圖50a。存儲(chǔ)器模塊50a可以是存儲(chǔ)器模塊50b-50n的代表。示出了存儲(chǔ)器模塊50a與存儲(chǔ)器控制器20進(jìn)行通信。存儲(chǔ)器控制器20被示為是塊(或電路)10的部分。電路10可以是與存儲(chǔ)器模塊50a通信的主板或其它電子組件或計(jì)算引擎。存儲(chǔ)器模塊50a可以包括一個(gè)或多個(gè)塊(或電路)80a-80n和/或rcd電路100。電路80a-80n可以實(shí)現(xiàn)存儲(chǔ)器模塊50a的數(shù)據(jù)路徑。例如，數(shù)據(jù)路徑80a可以包括塊82a和/或數(shù)據(jù)緩沖器90a。數(shù)據(jù)路徑 80b-80n可以具有相似的實(shí)現(xiàn)方式。電路82a-82n每個(gè)可以實(shí)現(xiàn)為存儲(chǔ)器信道。存儲(chǔ)器信道82a-82n中的每個(gè)信道可以包括多個(gè)塊(或電路)84a-84n。電路84a-84n可以實(shí)現(xiàn)為隨機(jī)存取存儲(chǔ)器(ram)芯片。例如，ram芯片84a-84n可以實(shí)現(xiàn)易失性存儲(chǔ)器，諸如動(dòng)態(tài)ram(dram)。在一些實(shí)施例中，ram芯片84a-84n可以物理地位于存儲(chǔ)器模塊50a-50n的電路板的兩側(cè)(例如，前和后)。可以根據(jù)特定實(shí)現(xiàn)方式的設(shè)計(jì)標(biāo)準(zhǔn)來(lái)變化存儲(chǔ)器模塊50a上的存儲(chǔ)器的容量。存儲(chǔ)器控制器20可以生成信號(hào)(例如，clk)以及多個(gè)控制信號(hào)(例如，addr/cmd)。信號(hào)clk和/或信號(hào)addr/cmd可以被呈現(xiàn)給rcd電路100。數(shù)據(jù)總線(xiàn)30可以連接在存儲(chǔ)器控制器20和數(shù)據(jù)路徑80a-80n之間。存儲(chǔ)器控制器20可以生成和/或接收從數(shù)據(jù)總線(xiàn)30呈現(xiàn)/接收的數(shù)據(jù)信號(hào)(例如，dqa-dqn)。信號(hào)dqa-dqn可以被呈現(xiàn)給數(shù)據(jù)路徑80a-80n中的每個(gè)數(shù)據(jù)路徑。rcd電路100可以被配置為與存儲(chǔ)器控制器20、存儲(chǔ)器信道82a-82n和/或數(shù)據(jù)緩沖器90a-90n進(jìn)行通信。rcd電路100可以解碼從存儲(chǔ)器控制器20接收到的指令。例如，rcd電路100可以接收寄存器命令字(rcw)。在另一示例中，rcd電路可以接收緩沖器控制字(bcw)。rcd電路100可以被配置為訓(xùn)練(train)dram芯片84a-84n、數(shù)據(jù)緩沖器90a-90n和/或存儲(chǔ)器控制器20之間的命令和地址線(xiàn)。例如，rcw可以從存儲(chǔ)器控制器20流向rcd電路100。rcw可以用于配置rcd電路100?？梢栽趌rdimm和rdimm配置中均使用rcd電路100。rcd電路100可以實(shí)現(xiàn)32位1:2命令/地址寄存器。rcd電路100可以支持高速總線(xiàn)(例如，rcd電路100和數(shù)據(jù)緩沖器90a-90n之間的bcom總線(xiàn))。rcd電路100可以實(shí)現(xiàn)自動(dòng)阻抗校準(zhǔn)。rcd電路100可以實(shí)現(xiàn)命令/地址奇偶校驗(yàn)。rcd電路100可以控制寄存器rcw回讀。rcd電路100可以實(shí)現(xiàn)1mhz內(nèi)部集成電路(i2c)總線(xiàn)(例如，串行總線(xiàn))。到rcd電路100的輸入可以是使用外部和/或內(nèi)部電壓的偽差分。rcd電路100的時(shí)鐘輸出、命令/地址輸出、 控制輸出和/或數(shù)據(jù)緩沖控制輸出可以以組來(lái)啟用并且以不同強(qiáng)度被獨(dú)立地驅(qū)動(dòng)。rcd電路100可以從存儲(chǔ)器控制器20接收信號(hào)clk和/或信號(hào)addr/cmd?？梢允褂胷cd電路100的各種數(shù)字邏輯組件來(lái)生成基于信號(hào)clk和/或信號(hào)addr/cmd和/或其它信號(hào)(例如，rcw)的信號(hào)。rcd電路100也可以被配置為生成一個(gè)信號(hào)(例如，clk’)以及多個(gè)信號(hào)(例如，addr’/cmd’)。例如，信號(hào)clk’可以是ddr4規(guī)范中的信號(hào)y_clk。信號(hào)clk’和/或信號(hào)addr’/cmd’可以被呈現(xiàn)給存儲(chǔ)器信道82a-82n中的每個(gè)存儲(chǔ)器信道。例如，信號(hào)clk’和/或信號(hào)addr’/cmd’可以在公共總線(xiàn)54上傳輸。rcd電路100可以生成一個(gè)或多個(gè)信號(hào)(例如，dbc)。信號(hào)dbc可以被呈現(xiàn)給數(shù)據(jù)緩沖器90a-90n。信號(hào)dbc可以在公共總線(xiàn)56(例如，數(shù)據(jù)緩沖控制總線(xiàn))上傳輸。數(shù)據(jù)緩沖器90a-90n可以被配置為從總線(xiàn)56接收數(shù)據(jù)。數(shù)據(jù)緩沖器90a-90n可以被配置為向總線(xiàn)30生成數(shù)據(jù)或從其接收數(shù)據(jù)。總線(xiàn)30可以包括跡線(xiàn)、引腳和/或存儲(chǔ)器控制器20和數(shù)據(jù)緩沖器90a-90n之間的連接。總線(xiàn)58可以承載數(shù)據(jù)緩沖器90a-90n和存儲(chǔ)器信道82a-82n之間的數(shù)據(jù)。數(shù)據(jù)緩沖器90a-90n可以被配置為緩存總線(xiàn)30和58上用于寫(xiě)操作的數(shù)據(jù)(例如，從存儲(chǔ)器控制器20到相應(yīng)的存儲(chǔ)器信道82a-82n傳輸?shù)臄?shù)據(jù))。數(shù)據(jù)緩沖器90a-90n可以被配置為緩存總線(xiàn)30和58上用于讀操作的數(shù)據(jù)(例如，從相應(yīng)的存儲(chǔ)器信道82a-82n到存儲(chǔ)器控制器20傳輸?shù)臄?shù)據(jù))。數(shù)據(jù)緩存區(qū)90a-90n可以以小單元(例如，4位半字節(jié))與dram芯片84a-84n交換數(shù)據(jù)。在各種實(shí)施例中，dram芯片84a-84n可以布置在多組中(例如，兩組)。對(duì)于兩組/兩個(gè)dram芯片84a-84b的實(shí)現(xiàn)方式，每組可以包含單個(gè)dram芯片84a-84n。每個(gè)dram芯片84a-84b可以通過(guò)高半字節(jié)和低半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。對(duì)于兩組/四個(gè)dram芯片84a-84d的實(shí)現(xiàn)方式，每組可以包含兩個(gè)dram芯片84a-84d。一組可以通過(guò)高半字節(jié)連 接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。另一組可以通過(guò)低半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。對(duì)于兩組/八個(gè)dram芯片84a-84h的實(shí)現(xiàn)方式，每組可以包含dram芯片84a-84h中的四個(gè)。一組四個(gè)dram芯片84a-84d可以通過(guò)高半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n。另一組四個(gè)dram芯片84e-84h可以通過(guò)低半字節(jié)連接到相應(yīng)的數(shù)據(jù)緩沖器90a-90n?？梢詫?shí)現(xiàn)其它數(shù)量的組、其它數(shù)量的dram芯片以及其它數(shù)據(jù)單元大小來(lái)滿(mǎn)足特定實(shí)現(xiàn)方式的設(shè)計(jì)標(biāo)準(zhǔn)。ddr4lrdimm配置可以降低大量的數(shù)據(jù)負(fù)載來(lái)提高從最大幾個(gè)(例如，四個(gè))數(shù)據(jù)負(fù)載下降到單個(gè)數(shù)據(jù)負(fù)載的存儲(chǔ)器模塊的數(shù)據(jù)總線(xiàn)(例如，總線(xiàn)30)上的信號(hào)完整性。分布式數(shù)據(jù)緩沖器90a-90n可以允許ddr4lrdimm設(shè)計(jì)為與使用集中式存儲(chǔ)器緩沖器的ddr3lrdimm設(shè)計(jì)相比實(shí)現(xiàn)更短的i/o跡線(xiàn)長(zhǎng)度。例如，連接到存儲(chǔ)器信道82a-82n的更短的短截線(xiàn)(stub)會(huì)導(dǎo)致不太明顯的信號(hào)反射(例如，提高的信號(hào)完整性)。在另一示例中，更短的跡線(xiàn)會(huì)導(dǎo)致延遲減小(例如，接近1.2納秒(ns)，比ddr3緩沖存儲(chǔ)器小50％的延遲)。在又一示例中，更短的跡線(xiàn)可以降低i/o總線(xiàn)的周轉(zhuǎn)時(shí)間。例如，在沒(méi)有分布式數(shù)據(jù)緩沖器90a-90n的情況下(例如，在ddr3存儲(chǔ)器應(yīng)用中)，跡線(xiàn)將被敷設(shè)到集中定位的存儲(chǔ)器緩沖器，從而與圖2中示出的ddr4lrdimm的實(shí)現(xiàn)方式相比，增加了高達(dá)六英寸的跡線(xiàn)長(zhǎng)度。在一些實(shí)施例中，ddr4lrdimm配置可以實(shí)現(xiàn)數(shù)據(jù)緩沖器90a-90n中的九個(gè)。存儲(chǔ)器模塊50a-50n可以實(shí)現(xiàn)2毫米(mm)前側(cè)總線(xiàn)跡線(xiàn)和后側(cè)跡線(xiàn)(例如，連接器/引腳/跡線(xiàn)60)。通過(guò)數(shù)據(jù)緩沖器90a-90n的傳播延遲可以比通過(guò)ddr3存儲(chǔ)器緩沖器的延遲快33％(例如，導(dǎo)致延遲減小)。在一些實(shí)施例中，數(shù)據(jù)緩沖器90a-90n可以比用于ddr3應(yīng)用中的數(shù)據(jù)緩沖器更小(例如，減小的面積參數(shù))。參考圖3，示出了rcd電路100的驅(qū)動(dòng)器部分(或電路)102的示例實(shí)現(xiàn)的框圖。驅(qū)動(dòng)器電路102一般包括速率控制器塊(或電路) 120以及輸出驅(qū)動(dòng)器塊(或電路)122。速率控制器電路120可以包括多個(gè)延遲單元塊(或電路)124a-124n以及預(yù)驅(qū)動(dòng)器塊(或電路)126。輸出驅(qū)動(dòng)器電路122一般包括多個(gè)緩沖器塊(或電路)128a-128n。每個(gè)緩沖器電路128a-128n可以包括通過(guò)上拉電阻器rp連接至輸出節(jié)點(diǎn)的上拉晶體管qp和通過(guò)下拉電阻器rn連接至輸出節(jié)點(diǎn)的下拉晶體管qn?？梢詫⒕彌_器電路128a-128n的輸出節(jié)點(diǎn)連接。終端電阻器rt可以耦接在電路122的一端(緩沖器電路128a-128n的輸出節(jié)點(diǎn))。終端電阻器rt的另一端可以被偏置為接近正電源電壓(例如，vdd)的一半。可以由初始驅(qū)動(dòng)器單元124a和預(yù)驅(qū)動(dòng)器電路126接收輸入信號(hào)(例如，in)。信號(hào)in可以表示從存儲(chǔ)器控制器20傳輸至rcd電路100的控制信號(hào)cmd、地址信號(hào)addr和/或其它信息信號(hào)中的任何信號(hào)。可以由延遲單元124a-124n中的每個(gè)延遲單元接收擺率控制信號(hào)(例如，sr_ctl)?？刂菩盘?hào)sr_ctl可以攜帶控制延遲持續(xù)時(shí)間范圍內(nèi)的通過(guò)每個(gè)延遲單元124a-124n的延遲的多位數(shù)字信號(hào)?？梢杂奢敵鲵?qū)動(dòng)器電路122生成輸出信號(hào)(例如，out)。信號(hào)out一般是由并聯(lián)工作的每個(gè)緩沖器電路128a-128n生成的輸出信號(hào)的組合。延遲單元124a-124n可以串聯(lián)連接。每個(gè)延遲單元124a-124n可以生成內(nèi)部延遲信號(hào)(例如，ina-inn)。延遲信號(hào)ina可以是時(shí)移控制信號(hào)sr_ctl確定的量的輸入信號(hào)的拷貝。每個(gè)隨后延遲信號(hào)inb-inn可以是時(shí)移控制信號(hào)sr_ctl確定的量的前一延遲信號(hào)ina-inm的拷貝?？梢杂深A(yù)驅(qū)動(dòng)器電路126接收信號(hào)in及ina至inn。預(yù)驅(qū)動(dòng)器電路126可以被配置為生成多部分(例如，n部分)正(或上拉)柵極驅(qū)動(dòng)器信號(hào)(例如，pg)和多部分(例如，n部分)負(fù)(或下拉)柵極驅(qū)動(dòng)器信號(hào)(例如，ng)?？梢杂删彌_器電路128a-128n中的晶體管qp和qn的相應(yīng)的柵極接收柵極驅(qū)動(dòng)器信號(hào)pg和ng的單獨(dú)部分(或分量)。多個(gè)分量可以在任何給定時(shí)間活 動(dòng)并且剩余的分量可以在該給定的時(shí)間不活動(dòng)。每個(gè)延遲單元124a-124n可操作為將在相應(yīng)的輸入端接收的信號(hào)延遲以在相應(yīng)的輸出端呈現(xiàn)延遲的信號(hào)?？梢杂煽刂菩盘?hào)sr_ctl編程通過(guò)每個(gè)延遲單元124a-124n的延遲(或時(shí)間間隔)。在各種實(shí)施例中，可以將編程單獨(dú)的施加到延遲單元124a-124n、同時(shí)施加到一些延遲單元124a-124n和/或施加到所有延遲單元124a-124n。預(yù)驅(qū)動(dòng)器電路126可操作為基于信號(hào)in和ina-inn生成柵極驅(qū)動(dòng)器信號(hào)pg和ng?？梢栽谛盘?hào)in和ina-inn的上升沿和/或下降沿觸發(fā)預(yù)驅(qū)動(dòng)器電路126。單獨(dú)的柵極驅(qū)動(dòng)器信號(hào)pg(例如，pg<a>至pg<n>)和ng(例如，ng<a>至ng<n>)可以單獨(dú)的和/或成組地被切換。每個(gè)緩沖器電路128a-128n可操作為基于柵極驅(qū)動(dòng)器信號(hào)pg和ng的相應(yīng)的分量來(lái)驅(qū)動(dòng)信號(hào)out。晶體管qp可以連接至正電源電壓vdd。晶體管qn可以連接至接地電壓(或負(fù)電源電壓vss)。在各種實(shí)施例中，晶體管qn可以實(shí)現(xiàn)為n溝道金屬氧化物半導(dǎo)體(nmos)晶體管。晶體管qp可以實(shí)現(xiàn)為p溝道金屬氧化物半導(dǎo)體(pmos)晶體管。也可以實(shí)現(xiàn)為其它晶體管類(lèi)型以滿(mǎn)足特定應(yīng)用的設(shè)計(jì)標(biāo)準(zhǔn)?？删幊痰难舆t單元124a-124n可以分別生成延遲信號(hào)ina-inn。預(yù)驅(qū)動(dòng)器電路126可以基于信號(hào)in和ina-inn的(上升和下降)沿切換一組或多組柵極驅(qū)動(dòng)器信號(hào)pg和ng。輸出驅(qū)動(dòng)器電路122中的緩沖器電路128a-128n可以由柵極驅(qū)動(dòng)器信號(hào)pg和ng中的相應(yīng)的分量單獨(dú)地控制以避免或減少下拉晶體管qn和上拉晶體管qp都同時(shí)活動(dòng)(或?qū)ɑ騻鲗?dǎo))。每次信號(hào)in經(jīng)歷過(guò)渡，預(yù)驅(qū)動(dòng)器電路126可以最初關(guān)斷緩沖器電路128a-128n中的活動(dòng)晶體管qp/qn，并且在延遲單元時(shí)間后接通緩沖器電路128a-128n中的不活動(dòng)晶體管qp/qn。關(guān)斷之后再接通的序列一般降低驅(qū)動(dòng)器開(kāi)關(guān)電流，這會(huì)導(dǎo)致低功率設(shè)計(jì)并降低同時(shí)開(kāi)關(guān)輸出(sso)功率噪聲。參考圖4，示出了示例信號(hào)波形的圖示。圖示總體示出了信號(hào) in和ina-inn、柵極驅(qū)動(dòng)器信號(hào)pg和ng以及信號(hào)out之間的關(guān)系?？梢詮男盘?hào)in和ina-inn的上升/下降沿生成柵極驅(qū)動(dòng)器信號(hào)組的上升/下降沿。例如，如果實(shí)施了兩個(gè)延遲單元124a-124b，每個(gè)柵極驅(qū)動(dòng)器信號(hào)pg和ng可以具有高達(dá)九個(gè)不同的波形。通過(guò)生成不同組的柵極驅(qū)動(dòng)器信號(hào)pg和ng，不同的緩沖器電路128a-128n可以在每個(gè)延遲沿被接通和關(guān)斷。一般地，緩沖器電路128a-12n中的大多數(shù)活動(dòng)晶體管qp/qn可以在信號(hào)in的每個(gè)沿被關(guān)斷。緩沖器電路128a-128n中選擇性的不活動(dòng)晶體管qp/qn可以在信號(hào)ina-inn的沿被激活。因此，信號(hào)out的擺率一般由信號(hào)in和ina之間的延遲、信號(hào)ina和inb之間的延遲……以及信號(hào)inm和inn之間的延遲來(lái)確定。通過(guò)控制通過(guò)延遲單元124a-124n的相應(yīng)延遲(或時(shí)間間隔)的序列，可以實(shí)現(xiàn)擺率可控制的驅(qū)動(dòng)器。以示例的方式，從信號(hào)in處于低狀態(tài)(或電壓)的初始狀況開(kāi)始，柵極驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>可以是活動(dòng)的(高電壓)并且柵極驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>可以是不活動(dòng)的(高電壓)。柵極驅(qū)動(dòng)器信號(hào)pg和ng可以將信號(hào)out驅(qū)動(dòng)為低狀態(tài)(例如，vol)。在時(shí)間ta，信號(hào)in可以具有上升沿。預(yù)驅(qū)動(dòng)器電路126一般響應(yīng)于信號(hào)in中的上升沿關(guān)斷大多數(shù)活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>。在示例中，活動(dòng)緩沖器電路128a-128n下拉信號(hào)out，所以柵極驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>可以從活動(dòng)(高電壓)切換為不活動(dòng)(低電壓)以關(guān)斷(或切換為不導(dǎo)通)相應(yīng)的nmos下拉晶體管qn。在時(shí)間tb，信號(hào)ina可以具有上升沿(與通過(guò)延遲單元124a延遲的信號(hào)in的上升沿相同)。預(yù)驅(qū)動(dòng)器電路126可以響應(yīng)于信號(hào)ina的上升沿關(guān)斷更多的拉低信號(hào)out的活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>(如果仍有活動(dòng)的話(huà))，并且接通一些不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>(例如，接通pg<n>)以激活 (或切換為傳導(dǎo))相應(yīng)的上拉晶體管qp。在示例中，柵極驅(qū)動(dòng)器信號(hào)pg<n>從不活動(dòng)(高電壓)切換為活動(dòng)(低電壓)以導(dǎo)通相應(yīng)的pmos上拉晶體管qp。在時(shí)間tc，信號(hào)inb可以具有上升沿(與通過(guò)延遲單元124b延遲的信號(hào)ina的上升沿相同)。預(yù)驅(qū)動(dòng)器電路126可以響應(yīng)于信號(hào)inb的上升沿關(guān)斷(低電壓)所有剩余活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>，并且接通(低電壓)所有剩余不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>(例如，接通pg<a>)以接通相應(yīng)的上拉晶體管qp。在時(shí)間td，信號(hào)in可以具有下降沿。預(yù)驅(qū)動(dòng)器電路126一般響應(yīng)于信號(hào)in的下降沿關(guān)斷大多數(shù)活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>。在示例中，活動(dòng)緩沖器電路128a-128n上拉信號(hào)out，所以柵極驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>可以從活動(dòng)(低電壓)切換為不活動(dòng)(高電壓)以關(guān)斷相應(yīng)的上拉晶體管qp。在時(shí)間te，信號(hào)ina可以具有下降沿(與通過(guò)延遲單元124a延遲的信號(hào)in的下降沿相同)。預(yù)驅(qū)動(dòng)器電路126可以響應(yīng)于信號(hào)ina的下降沿關(guān)斷更多的上拉信號(hào)out的活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>(如果仍有活動(dòng)的話(huà))，并且接通一些不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>(例如，接通ng<n>)以接通相應(yīng)的下拉晶體管qn。在示例中，柵極驅(qū)動(dòng)器信號(hào)ng<n>從不活動(dòng)(低電壓)切換為活動(dòng)(高電壓)以接通相應(yīng)的下拉晶體管qn。在時(shí)間tf，信號(hào)inb可以具有下降沿(與通過(guò)延遲單元124b延遲的信號(hào)ina的下降沿相同)。預(yù)驅(qū)動(dòng)器電路126可以響應(yīng)于信號(hào)inb的下降沿關(guān)斷(高電壓)所有剩余活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量pg<a>至pg<n>，并且接通(高電壓)所有剩余不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)分量ng<a>至ng<n>(例如，接通ng<a>)以接通相應(yīng)的下拉晶體管qn。在時(shí)間tf后，信號(hào)out可以被緩沖器電路128a-128n中的活動(dòng)晶體管qn保持在低電壓。在信號(hào)in和ina-inn的每個(gè)沿切換的柵極驅(qū)動(dòng)器信號(hào)pg和 ng的數(shù)量對(duì)于不同擺率設(shè)置可以是固定的。用于24個(gè)緩沖器電路128a-128n的示例擺率設(shè)置總體地在如下的表i中示出：表iin沿ina沿inb沿切換為活動(dòng)0420切換為不活動(dòng)2022在信號(hào)in的沿(如，在時(shí)間ta或td)，預(yù)驅(qū)動(dòng)器電路126可以將0個(gè)不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)ng/pg從不活動(dòng)(關(guān)斷)切換為活動(dòng)(導(dǎo)通)，并且可以將活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)pg/ng的24個(gè)中的20個(gè)(例如，大多數(shù))從活動(dòng)(導(dǎo)通)切換為不活動(dòng)(關(guān)斷)。因?yàn)橹挥袔讉€(gè)活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)pg/ng，信號(hào)out可以被終端電阻器rt拉向vdd/2。當(dāng)信號(hào)ina中出現(xiàn)沿(例如，在時(shí)間tb或te)，預(yù)驅(qū)動(dòng)器電路126可以將不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)ng/pg中的四個(gè)切換為活動(dòng)，并且將剩余四個(gè)活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)pg/ng中的兩個(gè)切換為不活動(dòng)。輸出驅(qū)動(dòng)器電路122可以具有以一種方式拉信號(hào)out的兩個(gè)晶體管qp/qn，以及以其它方式拉信號(hào)out的四個(gè)晶體管qn/qp。在信號(hào)inb的沿(例如，在時(shí)間tc或tf)，預(yù)驅(qū)動(dòng)器電路126可以切換剩余柵極驅(qū)動(dòng)器信號(hào)以使得信號(hào)out僅被拉向電源電壓或接地之一。用于24個(gè)緩沖器電路128a-128n的另一示例擺率設(shè)置總體地在如下的表ii中示出：表iiin沿ina沿inb沿將pg切換為活動(dòng)0222將ng切換為不活動(dòng)2022在信號(hào)in的沿(例如，時(shí)間ta)，24個(gè)活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)ng中的20個(gè)可以被切換為不活動(dòng)(例如，4個(gè)晶體管qn導(dǎo)通并且所有24個(gè)晶體管qp關(guān)斷)。在信號(hào)ina的沿(例如，時(shí)間tb)，兩個(gè)另外的活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)ng可以被切換為不活動(dòng)并且不活動(dòng)?xùn)艠O驅(qū)動(dòng)器信號(hào)pg中的兩個(gè)可以被切換為活動(dòng)(例如，2個(gè)晶體管qn導(dǎo)通并且2個(gè)晶體管qp導(dǎo)通)。在時(shí)間tb和tc之間，緩沖器電路128a-128n中只有兩個(gè)可以晶體管qp和qn都接通(導(dǎo)通)，所以在過(guò)渡期間輸出驅(qū)動(dòng)器電路122的內(nèi)部可以消耗少量功率。在信號(hào)inb的沿(例如，時(shí)間tc)，所有柵極驅(qū)動(dòng)器信號(hào)ng可以被切換為不活動(dòng)并且所有柵極驅(qū)動(dòng)器信號(hào)pg可以被切換為活動(dòng)(例如，沒(méi)有晶體管qn導(dǎo)通并且所有24個(gè)晶體管qp導(dǎo)通)以完成將信號(hào)out從低驅(qū)動(dòng)至高?？梢陨善渌聿⑵浼虞d到預(yù)驅(qū)動(dòng)器電路126。對(duì)于低功率應(yīng)用，輸出驅(qū)動(dòng)器122在任何給定時(shí)間可以具有僅一些晶體管qp和qn是活動(dòng)的和/或在任何給定時(shí)間在活動(dòng)和不活動(dòng)之間切換不同數(shù)量的晶體管qp和qn。例如，用于24個(gè)緩沖器電路128a-128n、三個(gè)延遲單元124a-124c并且信號(hào)out從處于低電壓vol開(kāi)始的擺率設(shè)置總體地在如下的表iii和表iv中示出：表iiiin沿ina沿inb沿inc沿將pg切換為活動(dòng)04416將ng切換為不活動(dòng)20220剩余pg活動(dòng)04824剩余ng活動(dòng)4200總計(jì)pg和ng活動(dòng)46824表ivin沿ina沿inb沿inc沿將pg切換為活動(dòng)33315將ng切換為不活動(dòng)101220剩余pg活動(dòng)36924剩余ng活動(dòng)14200總計(jì)pg和ng活動(dòng)178924在低功率應(yīng)用的一些實(shí)施例中，活動(dòng)信號(hào)ng/pg中的多數(shù)分量可以在信號(hào)in和ina-inn的最初幾個(gè)(例如，2至4)沿被切換為不活動(dòng)。信號(hào)pg/ng中的零至幾個(gè)(例如，1至6)不活動(dòng)分量可以在信號(hào)in和ina-inn的最初幾個(gè)沿被切換為活動(dòng)。在一些實(shí)施例中，不活動(dòng)信號(hào)pg/ng中的多數(shù)分量可以在信號(hào)ina-inn的最后幾個(gè)(例如，2至4)沿被切換為活動(dòng)。在壓擺過(guò)渡期間，在信號(hào)in和ina-inn的一個(gè)或多個(gè)沿切換至不活動(dòng)的活動(dòng)信號(hào)ng/pg的數(shù)量可能與切換至活動(dòng)的不活動(dòng)信號(hào)pg/ng的數(shù)量不匹配。在一些實(shí)施例中，在一個(gè)或多個(gè)延遲期間活動(dòng)的晶體管qp加上qn的和(例如，qp+qn<24)可能小于在過(guò)渡結(jié)束時(shí)活動(dòng)晶體管qp或qn的數(shù)量(例如，qp+qn＝24)。在各種實(shí)施例中，輸出驅(qū)動(dòng)器122可以具有小于接近10％的緩沖器電路128a-128n的晶體管qp和qn都同時(shí)導(dǎo)通，其試圖將信號(hào)out拉至相反的電壓電平voh和vol。在各種實(shí)施例中，多于兩個(gè)的緩沖器電路128a-128n可以具有同時(shí)接通的晶體管qp和qn?？梢詫?shí)現(xiàn)其它的百分比以滿(mǎn)足特定應(yīng)用的設(shè)計(jì)標(biāo)準(zhǔn)。參考圖5，示出了修整塊(或電路)140的示例實(shí)現(xiàn)的框圖。修整塊140可以在rcd電路100中實(shí)現(xiàn)。修整電路140一般包括多個(gè)延遲單元塊(或電路)142a-142n以及轉(zhuǎn)換塊(或電路)144。延遲單元142a-142n可以具有布置為環(huán)形振蕩器的奇數(shù)數(shù)量的單元。給定的延遲單元(例如，142n)可以生成信號(hào)(例如，ck_sense)。信號(hào)ck_sense可以具有感測(cè)的頻率，其取決于修整電路140形成在其上的集成電路(例如，rcd電路100)的一個(gè)或多個(gè)制造參數(shù)?？梢杂赊D(zhuǎn)換電路144接收信號(hào)ck_sense?？梢杂赊D(zhuǎn)換電路144生成修整信號(hào)(例如，sr_trim)。修整信號(hào)sr_trim可以被用于在擺率設(shè)置的不同集合中進(jìn)行選擇。電路140的修整操作一般使得信號(hào)out中的擺率對(duì)rcd電路100的制造工藝不敏感。參考圖6，示出了環(huán)形振蕩器頻率與擺率之間的示例關(guān)系的圖示160。x軸一般表示信號(hào)ck_sense的頻率。y軸可以示出相關(guān)的擺率。圖示160中的線(xiàn)162a-162n可以表示適用于信號(hào)sr_trim的不同的擺率設(shè)置。擺率值可以與振蕩器頻率成線(xiàn)性比例。信號(hào)sr_trim中每個(gè)設(shè)置的擺率值可以從頻率值推導(dǎo)。頻率越高，晶體管qp和qn接通時(shí)提供給終端電阻器rt或從其提取的電流越多。為了抵消增加的電流，信號(hào)sr_trim中的擺率設(shè)置可以隨著振蕩器頻率增加而減小。當(dāng)修整擺率時(shí)，可以測(cè)量信號(hào)ck_sense的頻率?？梢曰陬l率選擇信號(hào)sr_trim中的設(shè)置以使得得到的驅(qū)動(dòng)器擺率值接近于目標(biāo)擺率值。在各種實(shí)施例中，信號(hào)sr_trim可以傳遞幾個(gè)不同的擺率中的一個(gè)用于定制(例如，線(xiàn)162a-162n)。低擺率設(shè)置一般由線(xiàn)162a表示。高擺率設(shè)置可以由線(xiàn)162n表示。在信號(hào)ck_sense中測(cè)量的頻率處的垂直線(xiàn)164(例如，只有x軸的值)可以與水平線(xiàn)166(例如，沿著y軸的值)在用于特定應(yīng)用的目標(biāo)擺率處相交。相交的線(xiàn)164和166可以建立目標(biāo)點(diǎn)168。最接近目標(biāo)點(diǎn)168的對(duì)應(yīng)于線(xiàn)162a-162n的擺率設(shè)置(例如，線(xiàn)162e)可以被選擇以修整輸出驅(qū)動(dòng)器電路122的擺率。參考圖7，示出了相加塊(或電路)170的示例實(shí)現(xiàn)的框圖。相加電路170可以在rcd電路100中實(shí)現(xiàn)。相加(或加法器)電路170可操作為將信號(hào)sr_trim中接收的修整值與目標(biāo)信號(hào)(例如， sr_target)中接收的偏移值相加?？偤涂梢允强刂菩盘?hào)sr_ctl中的目標(biāo)擺率?？刂菩盘?hào)sr_ctl隨后可以被提供給驅(qū)動(dòng)器電路102。信號(hào)sr_target中的偏移值可以由rcd電路100(例如，可編程寄存器)中的電路系統(tǒng)生成。為了獲得針對(duì)不同dimm負(fù)載和/或不同頻率的良好信號(hào)完整性性能，可以在制造工藝修整操作之后基于信號(hào)sr_trim將信號(hào)out的擺率調(diào)諧為不同值。在ddr4存儲(chǔ)器接口應(yīng)用中，一般存在兩種驅(qū)動(dòng)器(命令/地址驅(qū)動(dòng)器和時(shí)鐘驅(qū)動(dòng)器)。為了獲得良好信號(hào)完整性性能，這兩種驅(qū)動(dòng)器可以具有不同的擺率標(biāo)準(zhǔn)。ddr4指定信號(hào)cmd’/add’與時(shí)鐘信號(hào)clk’匹配時(shí)，驅(qū)動(dòng)器延遲可以具有不同擺率并保持不變。因此，可以基于不同的dimm負(fù)載為驅(qū)動(dòng)器選擇不同的擺率值。參考圖8，示出了用于驅(qū)動(dòng)器電路102的命令/地址實(shí)現(xiàn)的示例信號(hào)波形的圖示180。在命令/地址實(shí)現(xiàn)中，時(shí)間ta和tb之間的延遲(或時(shí)間間隔)以及時(shí)間td和te之間的延遲(或時(shí)間間隔)(例如，通過(guò)延遲單元124a的延遲)可以具有固定值。時(shí)間tb和tc之間的延遲(或時(shí)間間隔)以及時(shí)間te和tf之間的延遲(或時(shí)間間隔)(例如，通過(guò)延遲單元124b的延遲)可以具有可調(diào)諧(或可編程)的值以實(shí)現(xiàn)不同的擺率。多數(shù)活動(dòng)緩沖器電路128a-128n可以在信號(hào)in的沿(例如，時(shí)間ta或td)被關(guān)斷?？梢赃x擇在信號(hào)ina的沿(例如，時(shí)間tb或te)被接通的不活動(dòng)緩沖器電路128a-128n的數(shù)量以使得信號(hào)out在信號(hào)inb的沿(例如，時(shí)間tc或tf)之前被充電/放電跨過(guò)閾值電壓(例如，thr)。驅(qū)動(dòng)器的擺率控制一般通過(guò)以下來(lái)實(shí)現(xiàn)：將信號(hào)out的擺率保持在恒定速率直到信號(hào)out跨過(guò)閾值電壓thr，并且在信號(hào)out已經(jīng)跨過(guò)閾值電壓thr之后調(diào)諧擺率?？梢岳孟嗤尿?qū)動(dòng)器延遲實(shí)現(xiàn)不同的擺率。圖示180的下半部分總體示例了時(shí)間ta至tc附近的信號(hào)out的局部放大。在時(shí)間ta(例如，信號(hào)in的上升沿)，信號(hào)out可以在點(diǎn)182開(kāi)始，開(kāi)始從低電壓(例如，vol)上升。在時(shí) 間tb(例如，信號(hào)ina的上升沿)，信號(hào)out可以在點(diǎn)184開(kāi)始以不同的(例如，更快的)速率上升。取決于通過(guò)延遲單元124b的延遲的調(diào)諧，信號(hào)inb可以在時(shí)間tc1至tc3的范圍中的某處上升。如果通過(guò)延遲單元124b的延遲短，則信號(hào)out的擺率可以在點(diǎn)186a開(kāi)始改變。如果通過(guò)延遲單元124b的延遲中等，則信號(hào)out的擺率可以在點(diǎn)186b開(kāi)始改變。如果通過(guò)延遲單元124b的延遲長(zhǎng)，則信號(hào)out的擺率可以在點(diǎn)186c開(kāi)始改變。信號(hào)out可以在點(diǎn)190處跨過(guò)閾值電壓(例如，thr)，其中閾值電壓位于低電壓vol和高輸出電壓voh之間的一半(thr＝(voh-vol)/2)。在各種實(shí)施例中，從信號(hào)in中的改變直到信號(hào)out跨過(guò)閾值電壓thr的延遲可以是固定持續(xù)時(shí)間。取決于延遲單元124b中的延遲，信號(hào)out可以在點(diǎn)192a-192c的范圍中到達(dá)高電壓voh。參考圖9，示出了示例時(shí)鐘驅(qū)動(dòng)器電路104實(shí)現(xiàn)的框圖。時(shí)鐘驅(qū)動(dòng)器電路104可以在rcd電路100中實(shí)現(xiàn)。時(shí)鐘驅(qū)動(dòng)器電路104一般包括驅(qū)動(dòng)器電路102和延遲補(bǔ)償塊(或電路)200。驅(qū)動(dòng)器電路102可以具有兩個(gè)延遲單元124a-124b。延遲補(bǔ)償電路200一般包括多個(gè)延遲單元202a-202b以及反相器塊(或電路)204。反相器電路204可以用于將控制信號(hào)sr_ctl反相。反相的控制信號(hào)可以由延遲單元202a-202b接收?？刂菩盘?hào)sr_ctl可以由延遲單元124a-124b接收。信號(hào)clk可以由延遲補(bǔ)償電路200接收。信號(hào)in可以由延遲補(bǔ)償電路200生成并被驅(qū)動(dòng)器電路102接收。由驅(qū)動(dòng)器電路102生成的信號(hào)out可以是信號(hào)clk’。延遲單元124a-124b的延遲都可以是可調(diào)的以使得閾值電壓thr之前或之后的擺率都由信號(hào)sr_ctl控制。延遲單元202a-202b可以被信號(hào)sr_ctl的反相控制。延遲單元202a-202b一般串聯(lián)連接以補(bǔ)償不同擺率的延遲變化。在補(bǔ)償之后，從信號(hào)clk到信號(hào)clk’的整體驅(qū)動(dòng)器延遲可以是對(duì)控制信號(hào)sr_clk中的不同擺率設(shè)置不敏感的。例如，在慢擺率被信號(hào)sr_ctl命令的情形中，延遲單元202a- 202b可以具有短延遲。通過(guò)延遲單元202a-202b的短延遲和通過(guò)延遲單元124a-124b的長(zhǎng)延遲的初始組合可以具有已知的持續(xù)時(shí)間。隨著命令的擺率的增長(zhǎng)，通過(guò)延遲電路202a-202b的延遲加長(zhǎng)而通過(guò)延遲電路124a-124b的延遲變短?？斓拿畹臄[率可以具有與慢的命令的擺率類(lèi)似的總延遲。在快的命令的擺率，可以將短延遲編程入延遲單元124a-124b，并且將長(zhǎng)延遲編程入延遲單元202a-202b以使得總延遲保持在接近已知的持續(xù)時(shí)間。參考圖10，示出了表示當(dāng)每個(gè)延遲電路124a-124b是可調(diào)的時(shí)相對(duì)于信號(hào)in的信號(hào)out/clk’的示例部分的圖示220。在時(shí)間ta，信號(hào)clk可以上升并且因此信號(hào)out/clk’可以從點(diǎn)222的低電壓vol開(kāi)始上升。從時(shí)間ta到tb1至tb3范圍中的較晚時(shí)間，通過(guò)延遲單元124a的延遲可以是變化的。如果延遲短，則信號(hào)out/clk’的擺率可以在點(diǎn)224a開(kāi)始以不同的速率(例如，更快)變化。如果延遲長(zhǎng)，則信號(hào)out/clk’的擺率可以在點(diǎn)224c開(kāi)始變化。中等延遲可以在點(diǎn)224b變化信號(hào)out/clk’的擺率。通過(guò)延遲單元124b的延遲可以取決于控制信號(hào)sr_ctl而變化(例如，從tb1至tc1，tb2至tc2或tb3至tc3)。在第二延遲的結(jié)束(例如，點(diǎn)226a、226b或226c)，信號(hào)out/clk’的擺率可以變化(例如，增加或降低)直到分別在點(diǎn)232a、232b或232c獲得高輸出電壓voh?；趯?shí)際編程的延遲，信號(hào)out/clk’可以在時(shí)間tx1、tx2或tx3(例如，點(diǎn)230a、230b或230c)跨過(guò)閾值電壓thr。延遲補(bǔ)償電路200可以插在信號(hào)clk和信號(hào)in之間以使時(shí)間tx1-tx3在一起作為單一時(shí)間。參考圖11，示出了用于時(shí)鐘驅(qū)動(dòng)電路104的示例信號(hào)波形的圖示240。在時(shí)鐘驅(qū)動(dòng)器實(shí)現(xiàn)中，信號(hào)clk的沿(例如，時(shí)間tw)和當(dāng)信號(hào)out/clk’跨過(guò)閾值電壓thr時(shí)的時(shí)間tx之間的延遲(或時(shí)間間隔)可以是固定值。為了引起延遲單元124a-124b中的不同的可編程延遲，延遲補(bǔ)償電路200可以在延遲單元202a-202b中產(chǎn)生偏移可編程延遲。通過(guò)延遲單元202a-202b的變化的延遲可以補(bǔ)償 延遲單元124a-124b中變化的延遲。補(bǔ)償一般將圖10中的點(diǎn)230a-230c合并為圖11的單一點(diǎn)230，其中在點(diǎn)230處信號(hào)out/clk’跨過(guò)閾值電壓thr。同樣地，圖10中的點(diǎn)232a-232c可以被合并為圖11中的單一點(diǎn)232，在此處信號(hào)out/clk’到達(dá)高輸出電壓voh。點(diǎn)230a-230c以及點(diǎn)232a-232c的合并可以通過(guò)將圖10中的點(diǎn)222分割為圖11中的多個(gè)點(diǎn)222a-222c來(lái)實(shí)現(xiàn)。如圖所示，從時(shí)間ta1到時(shí)間tb1以及從時(shí)間tb1到時(shí)間tc1的編程的延遲可以是短的。延遲補(bǔ)償電路200一般通過(guò)將長(zhǎng)延遲(例如，時(shí)間tw到時(shí)間ta1)編程入延遲單元202a-202b來(lái)引起短延遲。對(duì)于從時(shí)間ta2到時(shí)間tb2以及從時(shí)間tb2到時(shí)間tc2的中等延遲，延遲補(bǔ)償電路200可以提供中等延遲(例如，tw到ta2)。對(duì)于從時(shí)間ta3到時(shí)間tb3以及從時(shí)間tb3到時(shí)間tc3的長(zhǎng)延遲，延遲補(bǔ)償電路200可以提供短延遲(例如，tw到ta3)。因此，信號(hào)out/clk’的擺率可以被調(diào)整，而同時(shí)可以保持通過(guò)時(shí)鐘驅(qū)動(dòng)器電路104的恒定tw至tx延遲。圖1至11的圖示中示出的功能和結(jié)構(gòu)可以使用傳統(tǒng)的通用處理器、數(shù)字計(jì)算機(jī)、微處理器、微控制器、分布式計(jì)算機(jī)資源和/或類(lèi)似的計(jì)算機(jī)器中的一個(gè)或多個(gè)來(lái)設(shè)計(jì)、建模、模擬和/或仿真，根據(jù)本說(shuō)明書(shū)的教導(dǎo)來(lái)程序化，這對(duì)本領(lǐng)域技術(shù)人員是清楚的。熟練的程序員基于本公開(kāi)的教導(dǎo)可以容易的準(zhǔn)備適合的軟件、固件、代碼、例程、指令、操作碼、微碼和/或編程模塊，這對(duì)本領(lǐng)域技術(shù)人員是清楚的。軟件一般嵌入一個(gè)介質(zhì)或幾個(gè)介質(zhì)中(例如，非暫態(tài)存儲(chǔ)介質(zhì))，并且可以由處理器中的一個(gè)或多個(gè)順序地或并行執(zhí)行。本發(fā)明的實(shí)施例可以以如下中的一個(gè)或多個(gè)來(lái)實(shí)現(xiàn)：asic(專(zhuān)用集成電路)、fpga(現(xiàn)場(chǎng)可編程門(mén)陣列)、pld(可編程邏輯器件)、cpld(復(fù)雜可編程邏輯器件)、門(mén)海、assp(專(zhuān)用標(biāo)準(zhǔn)產(chǎn)品)和集成電路?？梢曰谝环N或多種硬件描述語(yǔ)言實(shí)現(xiàn)電路?？梢月?lián)系閃存存儲(chǔ)器、非易失性存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器、磁盤(pán)、軟盤(pán)，光盤(pán)(諸如dvd和dvdram)、磁光盤(pán)和/或分布式 存儲(chǔ)系統(tǒng)來(lái)使用本發(fā)明的實(shí)施例。雖然圖3和9示出傳輸信息時(shí)電路102和104處于的rcd電路100的環(huán)境，但是電路102和/或104的拷貝可以在其它位置、其它數(shù)據(jù)路徑、其它控制路徑和/或其它時(shí)鐘路徑實(shí)現(xiàn)。在一些實(shí)施例中，電路102和/或104的拷貝可以位于數(shù)據(jù)緩沖器電路90a-90n中以改善讀取周期期間傳輸至存儲(chǔ)器控制器20的信號(hào)。在各種實(shí)施例中，電路102和/或104的拷貝可以位于數(shù)據(jù)總線(xiàn)30的主板側(cè)上以改善由存儲(chǔ)器控制器20生成并由存儲(chǔ)器模塊50a-50n接收的各種信號(hào)。例如，存儲(chǔ)器控制器20可以包括電路102和/或104的拷貝以生成在寫(xiě)入周期期間在信號(hào)dqa-dqn中被發(fā)送給存儲(chǔ)器模塊50a-50n的寫(xiě)入數(shù)據(jù)。電路102和/或104的實(shí)例也可以在存儲(chǔ)器模塊50a-50n內(nèi)的其它電路系統(tǒng)中實(shí)現(xiàn)。盡管在ddr4應(yīng)用的背景下描述了本發(fā)明的實(shí)施例，但是本發(fā)明不限于ddr4應(yīng)用，而是可以應(yīng)用于存在不同的傳輸線(xiàn)效應(yīng)、串?dāng)_耦合效應(yīng)、行波失真、相位改變、阻抗失配和/或線(xiàn)失衡的其它高數(shù)據(jù)率數(shù)字通信應(yīng)用中。本發(fā)明解決了關(guān)于涉及高速通信、靈活的時(shí)鐘結(jié)構(gòu)、指定的命令集和有損傳輸線(xiàn)的問(wèn)題?？梢云谕乱淮鷇dr提供更高速度、更具靈活性、額外的命令和不同的傳播特性。本發(fā)明還適用于兼容現(xiàn)有的(舊的)存儲(chǔ)器規(guī)范或未來(lái)存儲(chǔ)器規(guī)范實(shí)現(xiàn)的存儲(chǔ)器系統(tǒng)。如本文中使用的，術(shù)語(yǔ)“同時(shí)地”意在描述共享一些公共時(shí)段的事件，但是術(shù)語(yǔ)并不意在將事件限制為在同樣的時(shí)間點(diǎn)開(kāi)始、在同樣的時(shí)間點(diǎn)結(jié)束或具有相同的持續(xù)時(shí)間。雖然參考其優(yōu)選實(shí)施例具體地示出和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離本發(fā)明的范圍的情況下，可以對(duì)本發(fā)明的形式和細(xì)節(jié)做出各種改變。當(dāng)前第1頁(yè)12